Verilog-to-Routing(VTR) 9.0.0版本发布：FPGA架构与EDA工具的重大升级

Verilog-to-Routing（VTR）是一个开源的FPGA电子设计自动化（EDA）工具链，它提供了从Verilog硬件描述语言到FPGA布局布线的完整流程。作为FPGA研究领域的重要基础设施，VTR被广泛应用于学术研究和工业开发中。最新发布的9.0.0版本带来了多项重大改进，特别是在支持复杂FPGA架构、性能优化和可视化工具方面有了显著提升。

架构支持的重大扩展

VTR 9.0.0在FPGA架构支持方面实现了质的飞跃。新版本不仅支持传统的2D FPGA架构，还新增了对3D FPGA和RAD（Reconfigurable Architecture Device）架构的支持。这一突破使得研究人员能够探索更先进的FPGA三维集成技术。

特别值得注意的是，该版本首次引入了对片上网络（NoC）硬核的支持。在现代大规模FPGA设计中，NoC已成为解决互连延迟和带宽瓶颈的关键技术。VTR现在能够精确建模包含硬核NoC的FPGA架构，为相关研究提供了有力工具。

此外，新版本还支持：

• 水平和垂直方向不同的通道宽度和类型
• 对角线布线资源
• 复杂形状的互连线路（L型、T型等）

这些增强功能使得VTR能够更准确地模拟商业FPGA的实际架构特性。

商业FPGA架构建模

VTR 9.0.0提供了对两款主流商用FPGA架构的精确建模：

1. Intel Stratix 10 FPGA架构
2. AMD 7系列FPGA架构

这些商业架构模型的加入，使得研究人员能够在开源环境中进行与工业级FPGA相关的研究和开发工作，大大提高了研究成果的实用价值。

新增基准测试套件

为满足不同研究需求，VTR 9.0.0引入了三套新的基准测试集：

1. Koios套件：专注于深度学习应用，包含多种设计规模的测试用例，适合评估FPGA在AI加速方面的性能。
2. Hermes套件：专门用于测试包含硬核NoC的FPGA架构性能。
3. TitanNew套件：针对Stratix 10架构的大型基准测试，适合评估工具在大规模设计上的表现。

这些基准测试套件为FPGA架构研究和EDA工具开发提供了更全面、更贴近实际应用的评估标准。

逻辑综合流程优化

VTR 9.0.0中的Parmys逻辑综合流程得到了显著改进：

• 增强了对Verilog语言特性的支持
• 提供了更高效的硬核模块映射能力
• 优化了综合结果的质量

这些改进使得从RTL到FPGA实现的转换过程更加高效和可靠。

可视化与交互功能增强

新版本对VPR图形可视化工具进行了全面重构：

• 采用EZGL/GTK重写了底层图形引擎，提供了更丰富的UI组件
• 新增算法断点可视化功能，便于调试布局布线算法
• 加入了用户引导的手动布局优化功能
• 实现了通过套接字连接的客户端-服务器模式，支持远程可视化
• 新增交互式时序路径分析(IPA)客户端工具

这些可视化增强功能大大提升了用户体验，使得FPGA设计过程更加直观和可控。

性能优化与算法改进

VTR 9.0.0在性能方面做了大量优化工作：

布局引擎改进：

• 智能质心初始布局算法
• 多种智能布局定向移动策略
• 基于强化学习的布局算法

布线引擎改进：

• 更快速的lookahead预测生成
• 针对大模块的更准确lookahead预测
• 更高效的堆管理和剪枝策略
• 对pres_fac参数的最大值进行了限制，避免数值问题

其他性能优化：

• 并行路由器加速了簇间布线或扁平布线
• 新增重新聚类API，可在流程中动态调整打包决策
• 支持布局规划和布局约束
• 统一了簇内和簇间（扁平）布线流程

移除的过时功能

为提高代码质量和维护效率，VTR 9.0.0移除了以下过时功能：

• 广度优先（非时序驱动）路由器
• 非线性拥塞布局成本计算

这些功能的移除简化了代码库，使开发团队能够更专注于核心算法的优化。

总结

VTR 9.0.0版本代表了FPGA开源EDA工具链的一个重要里程碑。通过支持更复杂的FPGA架构、提供商业FPGA的精确建模、增强可视化功能以及优化核心算法，该版本为FPGA研究和开发提供了更加强大和灵活的工具平台。特别是对3D FPGA、NoC硬核和复杂互连架构的支持，使得研究人员能够探索更前沿的FPGA技术。性能优化和用户体验的改进则使得VTR在实际应用中更加高效和易用。这些进步无疑将推动FPGA架构创新和EDA工具发展的新浪潮。