【亲测免费】 FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程

项目简介

本项目提供了一个完整的 FM 调频波调制解调的 FPGA 实现，使用 Verilog 语言编写，并适用于 Xilinx Vivado 开发环境。项目中包含了 FIR 滤波器的实现，详细的使用说明可以参考以下两篇文章：

1. FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程详细说明
2. FIR 滤波器使用详解

项目结构

• src/: 包含所有的 Verilog 源代码文件。
• ip/: 包含项目中使用的 IP 核文件。
• xdc/: 包含 FPGA 的约束文件。
• sim/: 包含仿真相关的文件。

使用说明

1. 克隆仓库：

   git clone https://github.com/yourusername/your-repo.git
   

2. 打开 Vivado 工程： 在 Vivado 中打开项目文件 your-project.xpr。

3. 编译与仿真： 按照 Vivado 的常规流程进行编译和仿真。

4. 参考文章： 详细的使用说明和代码解释请参考上述提到的两篇文章。

依赖

• Xilinx Vivado 2018.3 或更高版本
• FPGA 开发板（如 Zynq、Artix 等）

贡献

欢迎提交 Issue 和 Pull Request，共同完善本项目。

许可证

本项目采用 MIT 许可证，详情请参阅 LICENSE 文件。