VerilogHDL哈工大数电大作业四合一程序

此仓库包含哈尔滨工业大学数字电路课程的大作业，采用VerilogHDL硬件描述语言设计。本作业涵盖四个主要任务：血型匹配、学号显示、学号计数以及状态转换。以下为详细的目录结构和内容介绍。

目录结构

• 数字电路技术——HDL设计

  • 概述
  • 作业要求
  • 第一题
  • 第二题
  • 第三题
  • 第四题
  • 准备工作——部分模块的驱动设计
  • 引脚约束文件
  • 时钟切换模块的设计
  • 四位七段数码管驱动模块
  • 输出引脚控制切换模块

• 任务一 —— 血型匹配

  • 分析任务
  • 编写任务一子模块程序
  • 程序解读
  • 编写顶层模块程序
  • RTL原理图检查
  • 效果检查

• 任务二 —— 显示译码电路

  • 分析任务
  • 编写任务二子模块程序
  • 编写顶层模块程序
  • RTL原理图检查
  • 效果检查

• 任务三 —— 计数器

  • 分析任务
  • 编写任务三子模块程序
  • 编写顶层模块程序
  • RTL原理图检查
  • 效果检查

• 任务四 —— 状态转换

  • 分析任务
  • 编写任务四子模块程序
  • 编写顶层模块程序
  • RTL原理图检查
  • 效果检查

• 附录

  • RTL原理图综合版
  • 源程序
    • 顶层模块
    • 任务一子模块
    • 任务二子模块
    • 任务三子模块
    • 任务四子模块
    • 数码管驱动子模块
    • 拨码开关暂存子模块
    • 输出引脚控制切换子模块
    • 时钟切换子模块

作业简介

本大作业是哈尔滨工业大学数字电路课程的实践项目，通过VerilogHDL语言实现以下功能：

1. 血型匹配：根据输入的血型判断是否可以进行输血。
2. 学号显示：在四位七段数码管上显示指定学号。
3. 学号计数：实现一个计数器，计数输入的学号数量。
4. 状态转换：设计有限状态机，完成特定的状态转换和输出。

本项目提供了完整的代码、原理图设计及相关文档，是学习数字电路设计、VerilogHDL编程和状态机设计的良好材料。