Verilator覆盖率分析中的敏感信号列表优化问题解析

Verilator作为一款流行的硬件仿真工具，其覆盖率分析功能在验证过程中起着关键作用。近期用户在使用Verilator 5.028版本时发现了一个值得注意的现象：在有限状态机(FSM)验证过程中，覆盖率报告未能正确反映实际执行情况。

问题现象描述

用户设计了一个简单的序列检测状态机，包含6个状态(s0-s5)和输入输出逻辑。测试平台通过施加特定输入序列来验证状态机功能，波形显示信号行为符合预期。然而生成的覆盖率报告却显示FSM核心逻辑部分（包括状态转换和输出生成）完全没有被覆盖。

问题复现与分析

通过最小化测试案例发现，当在组合逻辑块中添加$display语句后，覆盖率报告突然开始正确显示命中统计。这个现象指向Verilator在覆盖率检测机制上的一个特殊行为：

1. 原始组合逻辑块使用always@(ST_cr or IN)敏感信号列表
2. 当没有调试语句时，Verilator可能优化掉了部分覆盖率检测点
3. 添加$display语句后，阻止了某些优化，使覆盖率检测得以保留

技术背景

Verilator在编译过程中会进行积极的优化，包括：

• 删除未被使用的信号和逻辑
• 合并等效状态
• 简化敏感信号列表

这些优化在提高仿真性能的同时，有时会与覆盖率检测机制产生冲突。特别是在处理组合逻辑块时，工具可能无法准确判断哪些代码路径需要保留覆盖率检测点。

解决方案建议

对于遇到类似问题的开发者，可以采取以下措施：

1. 在关键逻辑块中添加临时调试语句（如$display），作为验证覆盖率检测是否正常工作的手段
2. 检查Verilator版本，确认是否已包含相关修复
3. 对于复杂的状态机，考虑将组合逻辑拆分为多个always块，提高覆盖率检测的粒度
4. 在重要验证阶段暂时关闭某些优化选项

最佳实践

为确保覆盖率分析的准确性，建议：

• 定期更新到最新Verilator版本
• 对关键模块实施交叉验证（波形查看+覆盖率报告）
• 在项目早期建立覆盖率基准测试
• 对覆盖率异常情况保持警惕，特别是当波形与报告不一致时

这个问题提醒我们，在使用高级优化工具时，需要平衡性能与可观测性之间的关系，特别是在功能验证的关键阶段。