FPGA 加速卷积神经网络：LeNet-5 HLS 实现

LeNet-5 HLS 是一个开源项目，通过使用 Vivado 高级综合（High-Level Synthesis, HLS）技术，在 FPGA 上实现了 LeNet-5 卷积神经网络。该项目主要使用 C++ 和 C 作为编程语言。

项目基础介绍

本项目是韩国汉阳大学的学生 Changwoo Lee 和 Jeonghyun Woo 的本科毕业项目。它旨在通过使用 Xilinx 的 Vivado HLS 和 SDSoC 工具，将 LeNet-5 网络映射到 FPGA 上，从而加速卷积神经网络的运算。LeNet-5 是一个经典的卷积神经网络，常用于手写数字识别任务。

核心功能

项目的核心功能包括：

• FPGA 加速：利用 FPGA 的并行处理能力，实现卷积神经网络中的卷积层和全连接层的加速。
• HLS 实现：使用 HLS 工具将高级语言描述的算法自动转换为硬件描述语言（HDL），并在 FPGA 上实现。
• 性能提升：在硬件上实现的网络运行速度比纯软件实现有显著提升，本项目实现了 3.63 倍的加速。

最近更新的功能

本项目最近更新的功能主要包括：

• 性能优化：对卷积层和全连接层的实现进行了优化，提高了运行效率。
• 代码重构：对项目代码进行了重构，提高了代码的可读性和可维护性。
• 文档更新：更新了项目文档，提供了更详细的用户指南和配置说明。

通过这些更新，项目不仅提高了性能，也使得用户更容易理解和使用这个 FPGA 加速的卷积神经网络实现。