Yosys中寄存器数组处理问题的分析与修复

在Yosys硬件综合工具的最新版本中，出现了一个关于寄存器数组处理的重要问题。这个问题最初在Yosys 0.44版本后引入，影响了某些设计中对寄存器数组的正确综合。

问题背景

该问题源于Yosys内部对Verilog代码中寄存器数组的处理逻辑。具体表现为当设计包含类似reg [31:0] key_schedule [0:43]这样的多维寄存器数组声明时，Yosys的综合过程无法完整处理这些寄存器，导致最终生成的网表中保留了未映射的实例。

问题表现

在问题出现时，Yosys会显示以下警告信息：

Warning: Ignoring module simon_cipher because it contains processes (run 'proc' command first).

最终生成的网表包含大量未映射的实例，如$_ALDFFE_PPP_、$_AND_、$_MUX_等，这表明综合过程未能正确完成。

问题根源

经过深入分析，发现问题出在Yosys的proc_dff过程中。该过程负责将Verilog中的进程同步转换为触发器(FF)。在特定情况下，当处理包含多个同步规则的进程时，代码错误地使用了return语句而非continue语句，导致部分同步规则被跳过而未被处理。

简化测试案例

为了更清晰地展示问题，开发者创建了一个简化测试案例：

module top
  input clk, rst;
  input a_r, a_n, b_n;
  reg a, b;
  
  always @(posedge clk or posedge rst)
    if (rst) begin
      a <= a_r;
      b <= b;
    end else begin
      a <= a_n;
      b <= b_n;
    end
endmodule

在正常情况(修复前)下，Yosys会为信号a和b分别创建触发器。但在问题版本中，它只会为a创建触发器，而完全跳过对b的处理。

修复方案

问题的修复相对简单但关键。开发者将错误的return语句替换为continue语句，确保在处理完一个同步规则后能够继续处理后续规则，而不是直接退出整个处理过程。

影响范围

该问题影响了从Yosys 0.44版本(commit bdb5d4559)到0.47版本之间的多个版本。修复已经合并到主分支，但尚未包含在正式发布的版本中。

用户建议

对于遇到类似问题的用户，建议：

1. 使用Yosys主分支的最新版本，其中已包含修复
2. 检查设计中的多维寄存器数组声明
3. 关注综合过程中的警告信息，特别是关于未处理进程的警告
4. 对于关键设计，建议在升级前进行充分的回归测试

这个问题展示了硬件综合工具在处理复杂语言结构时的挑战，也提醒我们在使用开源EDA工具时需要关注版本更新和潜在的问题修复。