GHDL异步动态置位/复位触发器的敏感列表处理问题分析

问题背景

在数字电路设计中，异步置位/复位触发器是一种常见的基本元件。当使用VHDL描述这类电路时，设计者需要特别注意敏感列表的正确性，以确保仿真和综合结果的一致性。本文针对GHDL合成工具在处理动态异步置位/复位触发器时的一个特定问题进行分析。

问题描述

设计者实现了一个具有动态异步置位/复位功能的触发器模块。该模块的特点是：

• 当reset信号为高电平时，输出out1被异步置为state信号的当前值
• 在时钟上升沿时，输出out1被同步置为in1信号的值

原始VHDL代码如下：

process (all)
begin 
    if (reset='1') then 
        out1 <= state;
    elsif (clk'EVENT AND clk = '1') THEN
        out1 <= in1;
    end if;
end process;

预期行为

根据设计意图，当reset信号有效时：

1. 输出out1应立即响应state信号的变化
2. 在reset保持有效期间，state信号的任何变化都应立即反映在out1上

实际观察到的行为

GHDL合成工具生成的网表中，异步置位/复位触发器的敏感列表存在问题：

process (wrap_clk, wrap_reset)
begin
    if wrap_reset = '1' then
        n6 <= wrap_state;
    elsif rising_edge (wrap_clk) then
        n6 <= wrap_in1;
    end if;
end process;

问题在于敏感列表中缺少了对state信号的监测，导致在reset有效期间，state信号的变化无法触发进程执行。

技术分析

1. 敏感列表的重要性：在VHDL中，进程的敏感列表决定了进程在什么条件下会被激活执行。对于异步电路，必须包含所有可能影响输出的信号。

2. 动态异步控制：本例中的异步置位/复位是"动态"的，因为其值由state信号决定，这与固定值的异步控制不同，需要额外注意。

3. 综合工具处理：GHDL在综合过程中，将原始代码转换为底层元件时，未能正确保留所有必要的敏感信号。

解决方案

正确的敏感列表应该包含state信号，或者直接使用VHDL-2008引入的"all"关键字：

process (wrap_clk, wrap_reset, wrap_state)
-- 或
process (all)

对形式验证的影响

这个问题还会影响形式验证的结果。当使用PSL断言检查reset期间out1与state的关系时：

assert always ({reset='1'} |-> { out1 = state} );

由于敏感列表不完整，可能导致验证失败，即使RTL设计在功能上是正确的。

结论

在使用GHDL进行VHDL综合时，设计者需要特别注意动态异步控制信号的敏感列表处理。虽然生成的网表功能正确，但中间表示的敏感列表不完整可能影响形式验证和其他后续流程。建议设计者在关键路径上手动检查综合后的网表，确保所有必要的信号都被包含在敏感列表中。