Yosys生成EDIF文件时$scopeinfo单元导致的Vivado兼容性问题分析

问题背景

在使用Yosys进行FPGA设计流程时，工程师发现当设计包含模块层次结构时，生成的EDIF文件在Vivado中导入会出现"未定义单元"的错误。具体表现为：简单的单模块设计可以正常工作，但包含多个模块的设计会在Vivado中报错，提示找不到某些特定ID的单元定义。

问题根源分析

经过深入调查，发现问题源于Yosys在层次结构处理过程中生成的$scopeinfo单元。这些单元是Yosys内部用于保持设计层次信息的特殊单元，具有以下特点：

1. 非可综合单元：$scopeinfo单元仅用于设计表示，不参与实际综合过程
2. 自动生成：当使用flatten命令处理层次结构时，Yosys会自动创建这些单元
3. 输出兼容性问题：在生成EDIF文件时，这些单元会被引用但未被正确定义

技术细节

在Yosys处理流程中，当设计包含模块实例化时：

1. hierarchy命令建立设计层次结构
2. flatten命令展开层次结构，同时生成$scopeinfo单元
3. synth_xilinx执行Xilinx器件专用综合
4. write_edif生成EDIF网表文件

关键问题出现在步骤4，EDIF写入器无法正确处理$scopeinfo单元，导致：

• 在EDIF文件中生成对$scopeinfo单元的引用
• 但未包含这些单元的实际定义
• Vivado导入时因找不到单元定义而报错

解决方案

解决此问题的方法是在生成EDIF文件前显式删除所有$scopeinfo单元：

delete t:$scopeinfo

具体实施方式有两种：

1. 在Yosys脚本中显式添加删除命令：

read_verilog top_adder.v adder.v
synth_xilinx -arch xc7 -top top_adder -flatten
delete t:$scopeinfo
write_edif -pvector bra top_adder_xc7.edif

2. 或者修改综合流程，在flatten后立即删除这些单元

最佳实践建议

为避免类似问题，建议在设计流程中：

1. 在输出最终网表前检查设计中的特殊单元
2. 使用stat命令验证设计状态
3. 对于Xilinx流程，特别注意层次结构处理
4. 定期检查Yosys更新日志，了解工具行为变化

扩展知识

$scopeinfo单元是Yosys内部表示的一部分，主要用于：

• 保持原始设计层次信息
• 支持层次化调试和分析
• 在部分优化过程中保留模块边界信息

理解这些内部表示有助于更好地控制综合流程，确保输出文件与下游工具兼容。对于FPGA设计，特别是使用商业工具链时，清除这些非标准单元是确保流程顺利的重要步骤。