Verilator仿真器中$finish指令在always块中的执行问题分析

问题现象

在Verilator仿真器中，当在always块中使用$finish指令时，仿真并不会立即停止，而是会继续执行部分代码后才终止。这与主流商业仿真器如Xsim的行为不一致。

问题复现代码

module tb2 ();
    parameter CLK_PERIOD = 2;

    reg clk = 1'b0;

    always #(CLK_PERIOD / 2) clk = ~clk;

    always begin
        int counter = 0;
        while (counter < 3) begin
            counter += 1;
            $display("running loop %d", counter);
            @(posedge clk);
        end

        $finish;
    end
endmodule

预期与实际行为对比

预期输出：

running loop           1
running loop           2
running loop           3
- tb2.sv:16: Verilog $finish

实际输出：

running loop           1
running loop           2
running loop           3
- tb2.sv:16: Verilog $finish
running loop           1

问题根源分析

Verilator出于性能和实现复杂度的考虑，没有在每个语句执行后都检查$finish标志。其检查机制主要发生在：

1. 每个时间步结束时
2. 循环体内部

这种设计选择是为了提高仿真效率，避免在每个语句执行时都进行额外的检查。然而，这种优化在某些特定情况下会导致$finish指令不能立即生效。

技术背景

在Verilog仿真中，$finish指令用于终止仿真过程。理论上，它应该立即停止仿真。然而，不同的仿真器实现这一机制的方式各不相同：

1. 商业仿真器：通常会在每个语句执行后检查终止标志，确保$finish立即生效
2. Verilator：为了优化性能，采用了更宽松的检查策略

解决方案

该问题已被Verilator开发团队修复。修复后的行为是：

• 同一时钟周期内的部分进程事件可能仍会在$finish后执行
• 但不会继续执行到下一个时间步

这种折中方案既保证了$finish的基本功能，又维持了Verilator的高性能特性。

对开发者的建议

1. 在使用$finish时，应当了解Verilator的这一特性
2. 对于需要精确控制仿真结束的场景，可以考虑使用额外的控制逻辑
3. 在编写测试平台时，应当针对不同仿真器的行为差异进行兼容性考虑

总结

Verilator作为一款高性能开源仿真器，在实现上做出了一些与传统商业仿真器不同的设计选择。理解这些差异对于有效使用Verilator进行数字电路仿真至关重要。开发者应当根据实际需求，合理使用仿真控制指令，并了解不同仿真环境下的行为差异。