Yosys项目中哈希函数对时序逻辑综合的影响分析

问题背景

在数字电路综合工具Yosys的开发过程中，开发团队发现一个有趣的现象：当修改Yosys内部使用的哈希函数时，某些测试用例会意外失败。经过深入调查，这个问题特别出现在处理带有异步复位/置位的触发器(DFFSR)模型的技术映射过程中。

问题现象

当使用不同的哈希函数实现时，Yosys对以下Verilog代码的综合结果会出现差异：

module dffsr(input CLK, D, CLEAR, PRESET, output reg Q);
always @(posedge CLK, posedge CLEAR, posedge PRESET)
    if (CLEAR)
        Q <= 0;
    else if (PRESET)
        Q <= 1;
    else
        Q <= D;
endmodule

正常情况下，Yosys会生成保持CLEAR优先于PRESET的综合结果。但当哈希函数改变后，综合结果会意外地反转这两个信号的优先级。

技术原理分析

这个问题实际上揭示了Yosys内部处理异步信号优先级时的一个潜在设计问题。在Yosys的处理流程中：

1. proc_arst阶段：首先将Verilog代码转换为中间表示，其中异步信号的优先级通过同步规则的顺序明确表示。例如，CLEAR规则排在PRESET规则之前，表示CLEAR具有更高优先级。

2. proc_dff阶段：这些同步规则被存储在一个std::map中，键是触发信号(SigSpec)。std::map默认使用std::less进行排序，而RTLIL::SigSpec的比较操作符依赖于哈希值。

问题根源

问题的本质在于：

• std::map的排序依赖于哈希函数，而不同的哈希函数会导致不同的元素排序
• 原始Verilog代码中明确的信号优先级(CLEAR > PRESET)在转换为std::map后丢失
• 后续处理阶段(gen_dffsr_complex)从std::map中读取规则时，顺序可能已经改变

解决方案

修复方案的核心思想是保持处理顺序与设计顺序一致。具体实现上：

1. 不再依赖std::map的自动排序特性
2. 改为按规则插入顺序处理SigSpec，这对应于原始设计中的信号声明顺序
3. 确保异步信号的优先级在综合过程中得到保持

技术启示

这个案例为我们提供了几个重要的技术启示：

1. 工具实现的确定性：EDA工具在不同环境下应产生确定性的结果，不应依赖于实现细节(如哈希函数)

2. 中间表示设计：在编译器/综合器的中间表示设计中，显式保持重要语义信息(如信号优先级)至关重要

3. 数据结构选择：在需要保持元素顺序的场景中，应谨慎选择数据结构，避免使用自动排序的容器

总结

Yosys中这个由哈希函数引起的问题，实际上反映了数字电路综合工具在处理异步信号优先级时的一个设计缺陷。通过分析问题根源并修改实现方式，不仅解决了特定测试用例失败的问题，更增强了工具在不同环境下的行为一致性。这对于保证数字电路综合结果的可靠性和可预测性具有重要意义。