探索未来验证新境界：Python版UVM库

1、项目介绍

UVM（Universal Verification Methodology）Library for Python 是一个大胆的尝试，它将系统级验证语言SystemVerilog的UVM 1.2标准移植到了Python和Cocotb框架中。这个开源项目旨在打破语言限制，让Python程序员也能享受到UVM的强大功能。

2、项目技术分析

UVM-Python利用了Cocotb的优势，使得测试平台能够在任何模拟器上编写，无论免费或商业。虽然目前只在Icarus Verilog进行了测试，但计划将Verilator也纳入其中。项目实现了UVM的核心组件，包括TLM（Transaction Level Modeling）、Phasing、Sequences等，并提供了与原生SystemVerilog版本相似的API。

3、项目及技术应用场景

• 硬件设计验证：在复杂的SoC设计中，UVM-Python可以构建高效、可重用的测试平台，实现对硬件行为的全方位验证。
• 教育与研究：对于学习验证方法论的学生或者研究人员，UVM-Python提供了一种更易理解和编程的语言环境。
• 嵌入式系统开发：通过Python实现的UVM，能够帮助工程师快速开发和测试嵌入式系统的底层硬件接口。

4、项目特点

• 移植性：Python是多平台通用的，UVM-Python可以跨平台运行，适应各种硬件验证需求。
• 类似API：遵循UVM 1.2规范，降低了从SystemVerilog迁移到Python的难度。
• 兼容性：支持Icarus Verilog和Verilator等HDL模拟器，计划增加更多。
• 易于使用：通过简单的pip安装即可启动，配合Makefile轻松运行示例。
• 持续开发：项目处于积极开发状态，逐步完善并添加更多功能。

示例代码

# Makefile
TOPLEVEL_LANG ?= verilog
VERILOG_SOURCES ?= new_dut.sv
TOPLEVEL := new_dut
MODULE   ?= new_test
include $(shell cocotb-config --makefiles)/Makefile.inc
include $(shell cocotb-config --makefiles)/Makefile.sim

// new_dut.sv
module new_dut(input clk, input rst, output[7:0] byte_out);
    assign byte_out = 8'hAB;
endmodule: new_dut

# new_test.py
import cocotb
from cocotb.triggers import Timer
from uvm import *

class NewTest(UVMTest):
    @cocotb.coroutine
    def run_phase(self, phase):
        phase.raise_objection(self)
        yield Timer(100, "NS")
        phase.drop_objection(self)

uvm_component_utils(NewTest)

@cocotb.test()
def test_dut(dut):
    yield run_test('NewTest')

当前状态

UVM-Python已实现大部分核心特性，如TLM 1.0、组件、阶段以及部分序列功能，同时已初步实现了TLM 2.0。尽管如此，项目仍在不断发展中，期待你的参与共同完善。

探索UVM-Python的世界，让我们一起开拓新的硬件验证疆界！如果你有任何建议，或者愿意贡献自己的力量，欢迎访问项目仓库，提出问题或发起Pull Request：

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