Educoder头歌单总线CPU设计实验说明

实验简介

本资源包含华中科技大学计算机组成原理实验——单总线CPU设计（定长指令周期3级时序）的全部内容。由谭志虎教授指导，本实验旨在通过设计一个单总线CPU，帮助学生学习并掌握计算机硬件系统设计的基本原理与技能。

实验内容

实验内容分为六个关卡，每一关都是CPU设计的关键部分：

1. MIPS指令译码器设计：本关卡要求设计一个能够对MIPS指令进行有效译码的单元。
2. 定长指令周期 - 时序发生器FSM设计：设计一个有限状态机（FSM）来控制指令周期的时序。
3. 定长指令周期 - 时序发生器输出函数设计：根据FSM的状态，设计输出函数以控制指令执行的各个阶段。
4. 硬布线控制器组合逻辑单元：实现硬布线控制器的组合逻辑部分，用于生成控制信号。
5. 定长指令周期 - 硬布线控制器设计：设计硬布线控制器，协调CPU内部操作。
6. 定长指令周期 - 单总线CPU设计：综合前面关卡的设计，完成一个定长指令周期的单总线CPU设计。

实验要求

• 实验要求学生在理解计算机组成原理的基础上，逐步完成各个关卡的设计。
• 每一关设计完成后，可以直接复制到下一关使用，以便于连贯整个CPU设计流程。

注意事项

• 请确保在实验过程中仔细阅读每一关的指导说明。
• 实验过程中遇到问题时，应首先尝试自行解决，充分发挥自己的问题解决能力。
• 所有设计应严格遵守定长指令周期3级时序的要求。

通过本实验的学习与实践，学生将能够加深对计算机组成原理的理解，并提高计算机硬件系统的设计与实现能力。