Yosys项目中ABC9时序优化阶段的拓扑排序问题分析

问题背景

在Yosys 0.40和0.47版本中，当用户尝试在Linux aarch64架构上使用synth_ice40流程编译特定Verilog设计时，遇到了ABC9优化阶段的拓扑排序错误。该问题表现为ABC工具在执行if命令时检测到黑盒(Box)的输入输出存在循环依赖关系，导致映射失败。

错误现象

错误日志显示ABC工具在执行过程中发现黑盒的拓扑顺序不正确：

ABC: Input 0 of BoxA 379 (1stCI = 872; 1stCO = 1815) has TFI with CI 1005,
ABC: which corresponds to output 0 of BoxB 452 (1stCI = 1005; 1stCO = 2128).
ABC: In a correct topological order, BoxB should precede BoxA.

这表明BoxA的输入依赖于BoxB的输出，但在当前顺序中BoxA却排在BoxB之前，违反了拓扑排序的基本原则。

技术分析

ABC9优化流程

ABC9是Yosys中用于逻辑优化的关键组件，其标准流程包括：

1. 读取LUT和黑盒定义
2. 执行结构校正(scorr)
3. 逻辑优化(sweep)
4. 组合逻辑优化(dc2/dch)
5. 技术映射(if)

拓扑排序的重要性

在数字电路综合中，拓扑排序确保所有组件的输入信号在其依赖组件完成处理后可用。对于包含黑盒的设计，Yosys需要正确构建黑盒之间的依赖关系图，并生成满足拓扑顺序的XAIGER输入文件。

问题根源

根据开发者分析，此问题可能源于Yosys在准备XAIGER输入文件时未能正确处理黑盒间的依赖关系，导致生成的中间表示中黑盒顺序不正确。这属于Yosys前端与ABC9后端接口的实现问题，而非ABC工具本身的缺陷。

解决方案

1. 版本升级：用户反馈在Yosys 0.51版本中该问题已得到修复，建议升级到最新稳定版本。
2. 临时规避：在受影响版本中，可以尝试禁用ABC9优化或使用其他综合策略。
3. 设计检查：验证Verilog代码中是否存在非常规的黑盒实例化方式，可能导致依赖关系分析困难。

经验总结

该案例展示了数字电路综合工具链中前后端接口一致性的重要性。当使用黑盒或IP核时，工具需要准确捕获并维护组件间的时序依赖关系。对于工具开发者而言，这类问题提示我们需要：

• 加强XAIGER生成阶段的拓扑验证
• 完善黑盒依赖关系的分析算法
• 提供更友好的错误诊断信息

随着Yosys版本的迭代，这类接口问题已得到有效解决，体现了开源EDA工具持续改进的良好生态。