SpinalHDL中形式验证与Yosys版本兼容性问题分析

问题背景

在数字电路设计领域，形式验证是保证设计正确性的重要手段。SpinalHDL作为一款优秀的硬件描述语言框架，集成了形式验证功能。近期有开发者反馈，在使用新版本Yosys工具链时，原有的形式验证流程出现了兼容性问题。

问题现象

当用户升级到最新版本的oss-cad-suite后，形式验证开始报错，错误信息显示：

ERROR: $check cell $cover$anon.sv:42$9 with TRG_WIDTH > 1 is not support by async2sync, use clk2fflogic.

这个错误出现在使用Stream接口和past函数的简单验证场景中。示例代码如下：

object Formal extends App {
  FormalConfig.withDebug
    .withBMC(40)
    .withProve(40)
    .withCover(40)
    .doVerify(
      new Component {
        val a = Stream(UInt(1 bit))
        val r = Stream(UInt(1 bit))
        r << a
        cover(
          a.fire && r.fire && past(
            a.fire && r.fire && past(a.fire && r.fire && pastValid())
          )
        )
      }
    )
}

技术分析

根本原因

问题源于Yosys 0.37到0.38版本间的重大变更。新版本对异步逻辑的处理更加严格，特别是对$check单元的支持发生了变化：

1. 新版本Yosys会检测设计中的异步逻辑
2. 当发现异步复位逻辑与cover等验证代码结合时，会生成$check语句
3. 这些$check语句在RTLIL中间表示中与旧版本行为不同
4. 异步逻辑现在需要显式声明多时钟模式

解决方案探讨

经过技术分析，我们提出了几种可能的解决方案：

1. 强制启用多时钟模式
   通过添加withAsync配置可以解决部分问题，但这会导致验证代码膨胀，因为需要将全局时钟与其他时钟对齐。

2. 修改验证代码生成方式
   确保生成的Verilog代码完全同步化，避免产生异步逻辑。理想情况下，所有验证相关代码都应遵循以下模式：

   always @(posedge clk) begin
      // 同步逻辑
   end
   

3. 版本回退
   暂时回退到Yosys 0.33等已知工作正常的版本，作为临时解决方案。

4. 增强设计检测
   实现更智能的设计分析，自动检测是否需要多时钟模式，但这会增加实现复杂度。

最佳实践建议

基于当前情况，我们推荐以下实践方案：

1. 明确时钟域设计
   在设计验证模块时，明确指定时钟域关系，使用<-<而非<<操作符来建立明确的时序关系。

2. 同步验证代码
   重构验证代码，确保所有时序检查都在同步上下文中完成，避免隐含的异步逻辑。

3. 版本控制
   在项目中使用经过验证的Yosys版本组合，避免盲目升级工具链。

4. 验证配置
   在不确定的情况下，默认启用多时钟模式配置：

   FormalConfig.withDebug.withAsync
   

未来改进方向

从框架设计角度，我们考虑以下长期改进：

1. 自动时钟域分析
   实现设计时钟域的自动检测，智能决定是否启用多时钟模式。

2. 验证原语增强
   提供更明确的同步/异步验证原语，如assume(xxx).alwaysOn语法。

3. 版本适配层
   针对不同Yosys版本实现适配层，保持验证代码的兼容性。

结论

形式验证是保证设计质量的重要环节，工具链的升级可能带来兼容性挑战。通过理解Yosys内部机制的变化，我们可以调整验证策略和代码风格，确保验证流程的稳定性。建议开发者在升级工具链时充分测试验证流程，并在必要时采用本文推荐的解决方案。