RISC-V处理器验证的随机指令生成器：RISC-V-DV项目推荐

RISC-V-DV 是一个基于 SV/UVM 的开源指令生成器，专为 RISC-V 处理器验证设计。该项目的主要编程语言包括 Python 和 SystemVerilog。

核心功能

• 支持的指令集：RV32IMAFDC、RV64IMAFDC
• 支持的特权模式：机器模式、监督模式、用户模式
• 页面表随机化与异常处理
• 特权 CSR 设置随机化
• 特权 CSR 测试套件
• 陷阱/中断处理
• 压力测试 MMU 的测试套件
• 子程序生成与随机程序调用
• 非法指令与 HINT 指令生成
• 随机前后跳转指令
• 支持将定向指令与随机指令流混合
• 调试模式支持
• 指令生成覆盖模型
• 与测试平台的握手通信
• 支持手写汇编测试
• 与多种 ISS 的协同仿真

最近更新的功能

RISC-V-DV 项目最近更新的功能包括：

• Verilog 风格检查工具的集成，用于在提交 PR 前检查和清理代码风格违规。
• 对文档的完善，提供了更详细的设置和定制生成器的指南。

该项目不断更新，致力于为 RISC-V 处理器验证提供更强大的工具支持。