Yosys项目中SystemVerilog packed structs支持问题的技术解析

问题背景

在数字电路设计领域，SystemVerilog作为一种硬件描述和验证语言，其struct结构体类型为设计者提供了更高级的数据抽象能力。Yosys作为一款开源的硬件综合工具，在支持SystemVerilog特性方面持续演进。本文将深入分析Yosys在处理packed structs时遇到的技术问题及其解决方案。

问题现象

当设计者在SystemVerilog代码中使用全局定义的packed结构体时，Yosys 0.46+11版本会在生成RTLIL表示时触发断言失败。具体表现为当模块外部定义的结构体类型被模块内部引用时，系统会抛出"Assert `!source_offset && !id2ast->range_swapped' failed"错误。

技术分析

问题复现条件

通过最小化复现案例，我们发现该问题具有以下特征：

1. 当typedef struct packed定义位于模块外部时会出现问题
2. 问题触发与结构体字段的访问方式有关
3. 将结构体定义移至模块内部可避免该问题

根本原因

通过对比AST(抽象语法树)转储，我们发现关键差异在于typedef节点的位置：

• 当typedef位于模块内部时，AST_TYPEDEF节点出现在模块内容的开始位置
• 当typedef位于模块外部时，AST_TYPEDEF节点被附加到模块内容的末尾

这种位置差异导致Yosys在处理结构体字段引用时无法正确解析类型信息，从而触发断言失败。

解决方案

临时解决方案

通过修改Yosys源码中处理全局定义的方式，将verilog_globals插入到模块子节点列表的开头而非末尾，可以解决此问题。具体修改位于frontends/ast/ast.cc文件的1397行附近：

// 修改前
for (auto n : design->verilog_globals)
    child->children.push_back(n->clone());

// 修改后
for (auto n : design->verilog_globals)
    child->children.insert(child->children.begin(), n->clone());

替代方案

1. 将结构体定义移至模块内部
2. 使用SystemVerilog包(package)来组织全局定义
3. 考虑使用支持更完整SystemVerilog特性的前端，如slang前端

技术延伸

Yosys对SystemVerilog的支持现状

根据官方文档，Yosys目前对SystemVerilog的支持包括：

• 支持packed structs和unions
• 暂不支持packed structs/unions的数组
• 暂不支持结构体字面量

结构体在硬件设计中的意义

packed structs在硬件设计中特别有用，它允许设计者：

1. 将相关信号逻辑分组，提高代码可读性
2. 保持严格的位对齐，便于硬件实现
3. 简化接口定义，特别是对复杂总线协议

最佳实践建议

基于此问题的分析，我们建议Yosys用户在使用packed structs时：

1. 优先在模块内部定义结构体类型
2. 如需全局定义，考虑使用package封装
3. 保持Yosys版本更新，关注SystemVerilog支持进展
4. 对于复杂设计，考虑验证工具链的完整SystemVerilog支持能力

总结

本文详细分析了Yosys处理SystemVerilog packed structs时遇到的技术问题，提供了解决方案和最佳实践建议。随着开源EDA工具链的不断发展，这类语言特性支持问题将逐步得到完善，为硬件设计者提供更强大的设计能力。