caravel_mpw-one 的项目扩展与二次开发

项目的基础介绍

caravel_mpw-one 是一个开源项目，旨在提供一个基于 Google SKY130 工艺的标准化 SoC 硬件模板。该项目由 efabless 公司维护，允许用户在有限的硅面积上设计和实现自己的数字或模拟项目。caravel_mpw-one 提供了一个管理区域、存储区域以及用户项目区域，使得用户可以方便地添加自己的设计，并通过 SoC 的内置资源进行配置和控制。

项目的核心功能

• 管理区域：包含一个基于 picorv32 的 SoC，提供定时器、UART、GPIO 等外设，运行固件以配置用户项目 I/O 引脚、观察和控制用户项目信号以及控制用户项目电源。
• 存储区域：提供两个由 OpenRAM 生成的双端口 RAM 块（各 1KB），供管理 SoC 使用。
• 用户项目区域：为用户设计提供 2.92mm x 3.52mm 的硅面积和 38 个 I/O 引脚以及 4 个电源引脚。用户可以访问由管理 SoC 提供的 38 个 IO 端口、128 个逻辑分析仪探针以及与 SoC wishbone 总线连接的 wishbone 端口。

项目使用了哪些框架或库？

caravel_mpw-one 项目使用了以下框架和库：

• OpenLANE：一个开源的数字集成电路设计流程自动化工具，用于设计硬化和验证。
• OpenRAM：用于生成存储单元的框架。
• yosys：一个开源的数字电路设计合成、验证和布局工具。
• magic：一个开源的集成电路布局和编辑工具。

项目的代码目录及介绍

项目的代码目录结构如下：

• gds/：包含所有项目使用或生成的 GDS 文件。
• def/：包含所有项目使用或生成的 DEF 文件。
• lef/：包含所有项目使用或生成的 LEF 文件。
• mag/：包含所有项目使用或生成的 MAG 文件。
• maglef/：包含所有项目使用或生成的 MAGLEF 文件。
• spi/lvs/：包含所有项目使用或生成的 SPICE 文件。
• verilog/dv/：包含所有仿真测试平台及运行方法。
• verilog/gl/：包含所有综合/详细化的网表。
• verilog/rtl/：包含所有 Verilog RTL 和源文件。
• openlane//：包含所有用于在项目上运行 openlane 的配置文件。
• info.yaml：包含所有项目所需的信息。

对项目进行扩展或者二次开发的方向

• 增加新的外设：可以在用户项目区域集成更多的外设，以满足不同应用的需求。
• 优化电源管理：通过改进电源控制逻辑，提高系统的整体能效。
• 自定义用户逻辑：根据特定的应用场景，开发自定义的数字或模拟逻辑模块。
• 扩展存储容量：通过集成更多的存储单元，扩展存储区域的能力。
• 集成第三方 IPs：将第三方 IPs 集成到设计中，以增强项目的功能和应用范围。
• 优化布局和布线：通过改进布局和布线，提高设计的性能和可制造性。