【亲测免费】 RISC-V 随机指令生成器项目推荐

项目基础介绍和主要编程语言

RISC-V 随机指令生成器（RISC-V DV）是一个基于 SystemVerilog/UVM 的开源项目，旨在为 RISC-V 处理器验证提供随机指令生成功能。该项目的主要编程语言包括 SystemVerilog、Python 和 D。

项目核心功能

RISC-V DV 项目提供了以下核心功能：

1. 支持的指令集：支持 RV32IMAFDC 和 RV64IMAFDC 指令集。
2. 支持的特权模式：支持机器模式、监督模式和用户模式。
3. 页表随机化和异常处理：支持页表随机化和异常处理功能。
4. 特权 CSR 设置随机化：支持特权 CSR 设置的随机化。
5. 特权 CSR 测试套件：提供特权 CSR 测试套件。
6. 陷阱和中断处理：支持陷阱和中断处理。
7. 子程序生成和随机程序调用：支持子程序生成和随机程序调用。
8. 非法指令和 HINT 指令生成：支持生成非法指令和 HINT 指令。
9. 随机前向/后向分支指令：支持生成随机前向和后向分支指令。
10. 调试模式支持：支持调试模式，并提供完全随机的调试 ROM。
11. 指令生成覆盖模型：提供指令生成的覆盖模型。
12. 与测试平台的握手通信：支持与测试平台的握手通信。
13. 支持手工编写的汇编测试：支持手工编写的汇编测试。
14. 多 ISS 协同仿真：支持与多个 ISS（如 Spike、riscv-ovpsim、whisper、sail-riscv）的协同仿真。

项目最近更新的功能

RISC-V DV 项目最近更新的功能包括：

1. 新增对 RV32IMAFDC 和 RV64IMAFDC 指令集的支持。
2. 改进了页表随机化和异常处理功能。
3. 增加了特权 CSR 设置的随机化功能。
4. 扩展了特权 CSR 测试套件。
5. 优化了陷阱和中断处理机制。
6. 增强了子程序生成和随机程序调用功能。
7. 改进了非法指令和 HINT 指令的生成逻辑。
8. 优化了随机前向和后向分支指令的生成算法。
9. 改进了调试模式的支持。
10. 更新了指令生成的覆盖模型。
11. 改进了与测试平台的握手通信机制。
12. 增加了对手工编写汇编测试的支持。
13. 改进了与多个 ISS 的协同仿真功能。