LiteX项目中AXI-Lite自定义IP开发问题解析

在基于LiteX框架开发ZCU104平台的自定义AXI-Lite IP时，开发者可能会遇到无法正确写入寄存器的问题。本文将深入分析这一常见问题的原因，并提供完整的解决方案。

问题现象

开发者在ZCU104平台上实现了一个简单的加法器IP核，该IP通过AXI-Lite总线与VexRiscv CPU连接。IP核包含三个32位寄存器：

• 输入寄存器a（地址0x0）
• 输入寄存器b（地址0x4）
• 输出寄存器c（计算结果a+b，地址0x8）

使用litex_term工具测试时发现：

1. 通过mem_write命令写入数据无效
2. 读取寄存器始终返回0
3. 系统启动时的内存测试全部失败

根本原因分析

经过深入排查，发现问题出在AXI-Lite总线接口的状态机实现上。原代码存在以下关键缺陷：

1. 写响应逻辑不完整：虽然设置了b.valid信号，但没有正确处理aw.ready和w.ready信号，导致总线事务无法正常完成。

2. 读通道时序问题：ar.ready信号未正确管理，可能导致读地址未被从机接收。

3. 状态机设计缺陷：读写操作的状态转换不够严谨，容易导致总线挂起。

解决方案

以下是修正后的AXI-Lite接口实现方案：

class CustomIP(Module):
    def __init__(self, platform):
        self.bus = AXILiteInterface(data_width=32, address_width=4)
        
        # 寄存器定义
        self.reg_a = Signal(32)
        self.reg_b = Signal(32)
        self.reg_result = Signal(32)
        
        # 写通道状态机
        self.submodules.fsm = FSM(reset_state="IDLE")
        self.fsm.act(
            "IDLE",
            If(self.bus.aw.valid & self.bus.w.valid,
                NextState("WRITE")
            )
        )
        self.fsm.act(
            "WRITE",
            self.bus.aw.ready.eq(1),
            self.bus.w.ready.eq(1),
            If(self.bus.aw.addr == 0x0, self.reg_a.eq(self.bus.w.data)),
            If(self.bus.aw.addr == 0x4, self.reg_b.eq(self.bus.w.data)),
            NextState("RESP")
        )
        self.fsm.act(
            "RESP",
            self.bus.b.valid.eq(1),
            If(self.bus.b.ready,
                NextState("IDLE")
            )
        )
        
        # 读通道状态机
        self.submodules.r_fsm = FSM(reset_state="R_IDLE")
        self.r_fsm.act(
            "R_IDLE",
            If(self.bus.ar.valid,
                self.bus.ar.ready.eq(1),
                NextState("READ")
            )
        )
        self.r_fsm.act(
            "READ",
            self.bus.r.valid.eq(1),
            self.bus.r.data.eq(
                Mux(self.bus.ar.addr == 0x0, self.reg_a,
                Mux(self.bus.ar.addr == 0x4, self.reg_b,
                Mux(self.bus.ar.addr == 0x8, self.reg_result, 0)))
            ),
            If(self.bus.r.ready,
                NextState("R_IDLE")
            )
        )
        
        # 实例化Verilog模块
        platform.add_source("custom_ip.v")
        self.specials += Instance(
            "custom_ip",
            i_a=self.reg_a,
            i_b=self.reg_b,
            o_c=self.reg_result
        )

关键改进点

1. 分离的读写状态机：使用两个独立的状态机分别处理读写操作，避免逻辑冲突。

2. 完整的握手信号：严格实现了AXI-Lite协议要求的全部握手信号(valid/ready)。

3. 明确的状态转换：每个状态都有明确的进入和退出条件，确保总线事务能正常完成。

4. 时序优化：合理安排信号赋值时机，避免建立/保持时间违规。

验证方法

修正后可通过以下步骤验证IP功能：

1. 写入操作测试：

   mem_write 0x20000000 0x12345678
   mem_write 0x20000004 0x9abcdef0
   

2. 读取结果验证：

   mem_read 0x20000008
   

   应返回两个输入数的和(0xacf13568)

3. 寄存器回读验证：

   mem_read 0x20000000
   mem_read 0x20000004
   

   应分别返回之前写入的值

经验总结

在LiteX中开发AXI-Lite IP时，需要特别注意：

1. 协议完整性：必须实现AXI-Lite协议规定的所有信号和握手流程。

2. 状态机设计：推荐使用FSM模块实现清晰的状态转换逻辑。

3. 时序约束：在高速设计中，需要考虑信号传播延迟和时钟域交叉问题。

4. 验证策略：建议先通过仿真验证IP功能，再上板测试。

通过本文提供的解决方案，开发者可以快速定位和解决AXI-Lite IP开发中的常见问题，为更复杂的LiteX项目开发奠定基础。