合工大FPGA实验报告集

本仓库包含了合工大FPGA课程的实验报告，内容涵盖了译码器、加法器、投票表决器、巴克码信号发生器、数字钟以及状态机实现的ADC0809采样控制电路的设计与实现。

实验报告目录

• 实验一：7段数码显示译码器设计
• 实验二：8位硬件加法器设计
• 实验三：7人投票表决器Verilog HDL设计
• 实验四：巴克码信号发生器
• 实验五：多功能数字钟设计
• 实验六：状态机实现的ADC0809采样控制电路
• 实验总结与感悟

实验一 7段数码显示译码器设计

一、实验目的

（1）学习使用Verilog HDL语言设计简单组合逻辑电路。
（2）学习使用case语句来描述真值表。

二、实验设备与器材

GW-PK2 EDA实验箱一台。

三、实验内容及实验步骤

1. 实验原理及内容
   7 段数码是纯组合电路，通过Verilog HDL在FPGA/CPLD中实现16进制数的译码显示。

2. 实验步骤

• 用Verilog HDL设计一个共阴数码管的译码电路。
• 编译、综合、适配、下载，验证结果。
• 进行功能仿真。
• 根据设计提示完成硬件验证。

实验报告详细记录了每个实验的设计思路、步骤、原理及内容，为学习FPGA设计提供了实用的参考资料。

注：本资源适用于FPGA学习者和相关工程技术人员，希望能帮助您在学习过程中取得更好的效果。