Corundum项目FPGA网卡RX模块复位问题分析与解决

问题背景

在基于Corundum开源项目的FPGA网卡开发过程中，开发者遇到了一个棘手的问题：在完成驱动加载和设备启动后，网卡的RX（接收）模块始终处于复位状态，导致无法正常接收网络数据包。该问题出现在将Corundum项目移植到自定义硬件平台的过程中，特别是当使用Zynq UltraScale+ MPSoC作为主控芯片时。

现象描述

系统启动后，通过以下步骤操作：

1. 加载Linux内核和mqnic.ko驱动模块
2. 加载FPGA比特流
3. 执行ip link set dev eth1 up命令启用网络接口

虽然TX（发送）模块能够正常工作，但RX模块的rx_cfg_enable信号始终为0，导致接收通路被阻塞。通过ILA（集成逻辑分析仪）抓取信号发现，XGMII接口上有数据输入，但由于RX模块未启用，数据无法传递到AXIS总线。

深入分析

驱动行为验证

通过在内核驱动中添加调试打印信息，确认驱动确实执行了以下关键步骤：

1. 调用mqnic_port_set_tx_ctrl()启用TX模块
2. 激活调度器mqnic_activate_sched_block()
3. 启动所有传输队列netif_tx_start_all_queues()
4. 尝试调用mqnic_port_set_rx_ctrl(MQNIC_PORT_RX_CTRL_EN)启用RX模块

调试信息显示驱动逻辑完整执行，没有报错返回，但RX模块仍未被启用。

寄存器访问问题

通过ILA抓取AXI Lite总线上的寄存器访问情况，发现一个关键现象：虽然驱动尝试写入RX控制寄存器（地址0x13041024）的值为1，但实际总线上观察到的写入值始终为0。这与驱动中的调试打印信息矛盾，表明存在总线传输问题。

总线宽度不匹配

进一步检查发现，系统中存在总线宽度不匹配的问题：

• Zynq PS侧配置为128位AXI主接口
• Corundum IP核使用32位AXI Lite从接口
• 中间使用的AXI Interconnect IP在宽度转换时存在数据丢失

这与Corundum官方提供的ZCU106参考设计不同，参考设计中PS侧配置为32位AXI接口。

解决方案

总线配置调整

将Zynq PS侧的AXI主接口配置从128位改为32位，确保与Corundum IP核的接口宽度一致。这一修改解决了寄存器写入时的数据丢失问题。

验证结果

修改后，系统表现出以下改进：

1. RX控制寄存器能够正确写入
2. rx_cfg_enable信号按预期变为高电平
3. 网络数据能够正常通过RX通路

通过iperf测试验证了网络性能：

• PC到MPSoC的TCP吞吐量达到655Mbps
• MPSoC到PC的TCP吞吐量达到940Mbps

经验总结

1. 总线一致性检查：在异构系统设计中，必须确保主从设备之间的总线参数（如数据宽度）完全匹配，特别是在使用AXI Interconnect进行协议转换时。

2. 调试方法：

   • 采用分层调试策略，从软件驱动到硬件信号逐层验证
   • 结合内核打印和逻辑分析仪进行交叉验证
   • 对关键控制信号（如使能信号）进行实时监控

3. 参考设计的重要性：在项目移植初期，应严格遵循参考设计的硬件配置，特别是总线接口参数，避免引入不必要的问题。

4. 性能优化空间：虽然基本功能已实现，但当前吞吐量与10Gbps的理论带宽仍有差距，后续可针对数据通路优化和驱动参数调优进一步提升性能。

该问题的解决过程展示了FPGA系统设计中硬件-软件协同调试的重要性，也为类似项目的开发提供了有价值的参考经验。