Yosys中可变部分选择(Variable Part Selects)的优化挑战与解决方案

在数字电路设计中，Verilog语言的可变部分选择(Variable Part Selects)是一种强大的特性，它允许设计者根据变量动态地选择数据的特定部分。然而，当使用Yosys这样的开源综合工具时，这种语法特性可能会导致综合结果不够理想，产生过多的逻辑资源消耗。

问题现象分析

以一个典型的可变部分选择设计为例：

module part_select3 (
    input logic clk,
    input logic rst,
    input logic [1:0] data_in,
    input logic [1:0] select,
    output logic [10:0] data_out
);
 
  always_ff @(posedge clk or posedge rst) begin
    if (rst) begin
      data_out <= '0;
    end else begin
      data_out[select * 3 + 3 +: 2] <= data_in;
    end
  end
endmodule

这段代码在Xilinx FPGA上理想情况下应该只需要6个LUT4(或更少的LUT5/LUT6)和6个触发器。然而，Yosys 0.40版本的综合结果却显示使用了多达44个单元，包括多种类型的LUT和触发器，资源利用率明显偏高。

问题根源探究

可变部分选择的综合挑战主要来自两个方面：

1. 动态索引计算：select * 3 + 3这样的表达式需要在硬件上实现为动态计算电路，增加了组合逻辑的复杂度。

2. 数据路径选择：动态选择数据输出的特定部分需要实现多路复用器结构，当选择范围较大时，这种结构会变得相当复杂。

优化解决方案

经过Yosys开发团队的调查，发现可以通过以下方法显著改善综合结果：

1. 使用ABC9时序驱动映射：在synth_xilinx命令中添加-abc9选项可以优化LUT的使用。测试表明，这种方法可以将LUT数量从15个LUT5减少到6个LUT4，同时保持11个触发器的使用。

2. 未使用位的优化：设计中的某些输出位实际上从未被写入(只被复位)，理论上这些位可以被优化为常数驱动。虽然当前版本的Yosys尚未完全实现这种优化，但在更大的设计上下文中，这些未使用的触发器可能会被优化掉。

实践建议

对于使用Yosys进行FPGA综合的设计师，建议：

1. 对于Xilinx器件综合，始终尝试使用-abc9选项，这可以显著改善可变部分选择等复杂结构的综合结果。

2. 注意检查设计中是否存在只被复位而从未被写入的寄存器，这些寄存器在理论上可以被优化，但可能需要手动处理或等待工具的未来改进。

3. 对于性能关键路径中的可变部分选择，考虑将其重写为case语句形式，可能会获得更好的综合结果。

未来展望

Yosys开发团队已经注意到这个问题，并考虑将-abc9作为Xilinx综合流程的默认选项。同时，对于未使用寄存器的优化也是未来版本可能改进的方向之一。随着工具的持续发展，相信对可变部分选择等高级Verilog特性的支持会越来越完善。