Yosys合成工具中std::length_error问题的分析与修复

问题背景

在数字电路设计流程中，Yosys作为一款开源的硬件描述语言(HDL)综合工具，扮演着将RTL级设计转换为门级网表的重要角色。近期在使用Yosys 0.35+56版本进行设计综合时，遇到了一个由std::length_error异常导致的合成过程终止问题。

问题现象

当尝试对特定RTL设计文件(rtl.v)执行标准综合流程时，Yosys在优化阶段抛出std::length_error异常，导致工具异常终止。该问题出现在peepopt_shiftadd优化过程中，具体表现为尝试对一个19位宽的信号(wire32)执行181位的右移操作。

技术分析

问题根源

通过分析发现，该问题源于RTL代码中的以下关键片段：

input wire signed [(5'h12):(1'h0)] wire32;
wire signed [(5'h14):(1'h0)] wire35;
assign wire35 = {wire32};
assign wire66 = ((^$unsigned($signed((wire31 ? wire31 : wire33)))) ? 
      {($unsigned({wire32}) >> $signed((wire35 + (8'hb5))))} : wire31[(2'h2):(2'h2)]);

这段代码存在几个关键问题：

1. wire32被声明为19位有符号数(5'h12即18:0)
2. wire35被声明为21位有符号数，通过拼接操作({wire32})进行零扩展赋值
3. 在条件运算符中，尝试对wire32执行右移操作，移位量为(wire35 + 181)

由于wire35的高2位始终为0，导致实际移位量至少为181位，远超过wire32的19位宽度，这在硬件实现上意味着信号将被完全移出。

优化过程的影响

该问题在Yosys的peepopt_shiftadd优化阶段被触发。这个优化pass原本设计用于识别和优化移位-加法模式，但在处理这种极端移位情况时缺乏必要的范围检查，导致std::length_error异常。

解决方案

Yosys开发团队针对此问题实施了以下修复措施：

1. 范围检查增强：在提取信号位时添加了对偏移量的有效性检查，防止越界访问
2. 警告机制：当检测到信号将被完全移出的情况时，输出警告信息提醒设计者
3. 代码健壮性改进：在多个extract方法中添加了对offset和length参数的断言检查

修复后的行为将此类情况视为常量零处理，并输出如下警告信息：

Warning: signal \wire32 always shifted out by \wire32, did you mean for it to be signed?

设计建议

对于RTL设计者，遇到类似问题时应注意：

1. 移位操作合理性：确保移位量不超过信号本身的位宽
2. 有符号数处理：特别注意有符号数的扩展和移位行为差异
3. 工具警告重视：不应忽视综合工具输出的警告信息，它们往往指示潜在的设计问题

结论

本次问题的解决不仅修复了Yosys中的一个边界条件错误，还增强了工具对异常情况的检测和报告能力。对于硬件设计工程师而言，这个案例提醒我们在编写RTL代码时需要特别注意操作数的位宽匹配问题，特别是涉及移位操作时。同时，这也展示了开源EDA工具通过社区协作不断完善的过程。

该修复已合并到Yosys主分支，用户可以通过更新到最新版本避免此问题。对于无法立即升级的用户，临时解决方案是修改RTL代码，确保移位量在合理范围内。