Iverilog中always_comb的潜在问题与状态机设计实践

概述

在使用Iverilog进行SystemVerilog仿真时，设计者可能会遇到always_comb块中出现的意外行为。本文将通过一个典型的状态机设计案例，深入分析always_comb块可能导致的信号异常问题，并提供解决方案。

问题现象分析

在典型的双段式状态机设计中，组合逻辑部分使用always_comb块实现，而状态寄存器转换逻辑则使用always_ff块实现。设计者报告了以下异常现象：

1. 在S_WRITE状态下，当条件判断(xbar_s_wready_local && xbar_m_wvalid_local)不成立时，理论上sw_xfer_cnt_en信号应保持0不变，而sw_xfer_cnt也不应增加
2. 然而仿真结果显示，sw_xfer_cnt_en确实保持为0，但sw_xfer_cnt却从0跳变到2，这与预期行为不符
3. 后续仿真中，sw_xfer_cnt还会从2增加到3，尽管条件判断仍然不成立

根本原因

always_comb的特性

always_comb块在SystemVerilog中具有以下关键特性：

• 对块内读取的任何信号变化都会触发重新执行
• 设计上允许存在毛刺(glitches)，因为它在变量每次变化时都会执行，而不仅是在时钟边沿
• 这种特性使得组合逻辑对信号变化非常敏感

问题根源

在上述案例中，问题源于对always_comb行为的误解：

1. 当xbar_s_wready_local或xbar_m_wvalid_local信号发生变化时，always_comb块会重新执行
2. 即使最终条件判断不成立，在信号变化过程中可能导致sw_xfer_cnt的临时计算值被保留
3. 由于组合逻辑的敏感性，信号跳变可能引发多次计算，导致计数器异常增加

解决方案

方法一：转换为单段式状态机

将状态机设计改为单段式，完全使用always_ff实现：

• 消除组合逻辑带来的毛刺问题
• 确保所有状态转换和输出更新仅在时钟边沿发生
• 提高设计的稳定性和可预测性

方法二：正确分离组合与时序逻辑

如果坚持使用双段式设计，应遵循以下原则：

1. 将计数器等时序逻辑移出always_comb块
2. 使用always_ff实现计数器，由组合逻辑产生的使能信号控制
3. 确保组合逻辑仅产生控制信号，不直接操作寄存器

设计建议

1. 信号选择处理：当遇到"Iverilog不支持always_*过程中的常量选择"警告时，确实需要创建局部信号，但要注意信号引用的正确性

2. 计数器实现：

   • 避免在组合逻辑中直接操作计数器
   • 使用明确的使能信号控制计数器递增
   • 在时序逻辑中实现计数器更新

3. 调试技巧：

   • 添加$display语句跟踪always_comb块的执行情况
   • 启用代码追踪功能观察变量变化过程
   • 检查信号变化的时序关系

结论

在Iverilog中使用SystemVerilog构造时，设计者需要特别注意always_comb块的敏感性特性。对于状态机设计，单段式实现通常能提供更稳定的行为。当必须使用双段式设计时，应严格分离组合逻辑和时序逻辑，避免在组合逻辑中直接操作寄存器。理解这些底层机制将帮助设计者创建更可靠的数字电路仿真模型。