高精度锁相环Verilog代码实现及Testbench

介绍

本仓库提供了高精度锁相环（Phase Locked Loop，PLL）的Verilog代码实现，以及对应的Testbench。该锁相环电路的精度极高，根据Testbench中设置的reference_signal频率，可以达到皮秒级。

功能特点

• 实现了锁相环的基本功能，包括鉴相器（Phase Detector）和振荡器（Oscillator）模块。
• 代码层次清晰，主module调用鉴相器模块和振荡器模块，便于理解和维护。
• 在Testbench中，默认设置锁定频率为333MHz，锁定后相位差为3ps。

使用说明

• 用户可以根据实际需求，修改Testbench中的reference_signal频率，以实现所需的锁定频率。
• 代码经过充分测试，能够在FPGA平台上稳定运行。

注意事项

• 本代码适用于Verilog编程环境。
• 在使用过程中，请确保Testbench中设置的参数与实际硬件环境相匹配。

文件结构

• pll.v：锁相环的主module，包括鉴相器和振荡器模块的调用。
• pd.v：鉴相器模块的代码实现。
• osc.v：振荡器模块的代码实现。
• pll_tb.v：锁相环的Testbench，用于验证代码的正确性。

感谢您的使用！