支持异常和中断的CPU verilog设计和仿真代码

此仓库包含了一组支持异常和中断的MIPS单周期CPU的Verilog设计和仿真代码。本代码实现了以下特性：

• 集成了异常处理机制，支持算术溢出异常。
• 实现了非嵌套中断处理。
• 添加了cause、epc、status寄存器，用于记录和管理异常及中断状态。
• 支持处理器指令mtc0（Move to Coprocessor 0）、mfc0（Move from Coprocessor 0）以及eret（Exception Return）。

此代码旨在帮助开发者理解并实现具有异常和中断处理能力的CPU设计，适用于教学、研究以及开发目的。