Glasgow项目FPGA位流重载导致输出异常问题分析

在嵌入式开发工具Glasgow项目中，开发团队发现了一个硬件设计上的重要问题：当FPGA重新加载位流(bitstream)时，所有启用了Vio（电压输入/输出）功能的引脚会意外地强制输出高电平。这种现象可能对连接的被测设备(DUT)造成不利影响。

问题根源

该问题的根本原因在于FPGA的复位状态默认为上拉高电平。在硬件设计上，这会导致电平转换器SN74LVC1T45的工作状态变为DIR=H（B=A模式），其中A端连接FPGA，B端连接被测设备。在FPGA重配置期间，这种默认状态会使所有输出引脚强制驱动高电平。

潜在风险

这种异常行为可能带来几个严重后果：

1. 在FPGA重配置期间对被测设备产生意外的信号输入
2. 可能导致某些敏感设备损坏
3. 影响电压检测(Vsense)功能的准确性

解决方案评估

开发团队评估了四种可能的解决方案：

方案1：重载期间禁用Vio

• 优点：无需硬件修改，零成本
• 缺点：速度慢，会切断被测设备电源，影响Vsense功能

方案2：添加下拉电阻

• 优点：最大程度保留现有设计
• 缺点：增加BOM成本，对现有库存PCB不友好

方案3：更换电平转换器型号

改用74AXP1T45并交换A/B连接

• 优点：提升设备性能，不增加BOM项目
• 缺点：现有SN74LVC1T库存无法利用

方案4：电源门控技术

对FPGA供电或IO驱动进行电源门控

• 优点：不增加新BOM项目
• 缺点：实现复杂，可能有意外副作用

实施策略

经过评估，团队决定：

1. 必须实现方案1作为临时解决方案，以支持现有设备
2. 对于下一代硬件版本(revD)，将在方案2和方案3中选择最优解
3. 方案4由于实现复杂被暂时搁置

额外发现

在问题排查过程中，团队还发现了一个相关的问题：当关闭FIFO接口时，由于某些低有效信号会保持低电平，可能导致应用接收到大量虚假的零字节数据，进而引发意外操作。这个问题也被纳入修复范围。

用户影响与解决方案

对于最终用户，特别是使用revC3版本硬件的用户：

• 团队将通过固件更新解决此问题
• 更新后会引入短暂的重载延迟，但对正常使用影响极小
• 用户可通过特定方法验证固件更新是否成功应用

这个问题展示了嵌入式系统设计中电源管理和IO控制的重要性，特别是在需要支持动态重配置的系统中。Glasgow团队通过全面的分析和多方案评估，确保了设备的可靠性和向后兼容性。