Verilator中时序仿真与波形时间单位的注意事项

Verilator作为一款高性能的Verilog/SystemVerilog仿真器，在支持时序仿真时有一些需要特别注意的实现细节。本文将深入分析Verilator中时序仿真的工作原理，特别是关于波形文件中时间单位的关键问题。

时序仿真的基本实现

Verilator通过--timing选项启用时序仿真功能。当使用此选项时，Verilator会为设计中的延迟语句生成相应的调度代码。例如，在示例代码中：

assign #1 {ab, bb, cb} = ~{a, b, c};

Verilator会为这个1个时间单位的延迟生成事件调度机制。在仿真过程中，当输入变化时，这些变化不会立即传播，而是会按照指定的延迟时间被调度到未来的时间点执行。

波形时间单位问题分析

在用户遇到的问题中，虽然RTL代码中指定了timescale 1ns/1ps，但在GTKWave中显示的时间单位却是秒(s)而非预期的纳秒(ns)。这实际上是由于Verilator内部实现的一个细节导致的。

关键原因在于：波形文件的时间单位信息是在创建跟踪文件时确定的，而这个时间单位信息来源于Verilog模型。因此，创建跟踪文件对象必须在创建模型对象之后进行。

正确的代码实现方式

要解决这个问题，有两种推荐做法：

1. 调整对象创建顺序：

Vexample * dut = new Vexample;  // 先创建模型
VerilatedFstC * m_trace = new VerilatedFstC; // 再创建跟踪对象

2. 使用SystemVerilog内置的波形记录： 直接在RTL代码中使用$dumpfile和$dumpvars，这样可以完全避免在C++测试平台中处理波形记录的相关代码。

时序仿真的内部机制

Verilator处理时序仿真时，会为每个延迟语句生成一个事件队列。在仿真循环中，测试平台需要不断检查是否有待处理的事件：

while (dut->eventsPending()) {
    contextp->time(dut->nextTimeSlot());
    dut->eval();
    m_trace->dump(contextp->time());
}

这个循环会处理所有被调度的延迟事件，确保信号变化按照正确的时间顺序发生。

最佳实践建议

1. 始终使用最新版本的Verilator，因为时序仿真支持在不断改进中
2. 明确指定timescale，避免依赖工具默认值
3. 在C++测试平台中，确保模型对象在跟踪对象之前创建
4. 对于复杂的时序仿真，考虑增加仿真时间检查，避免无限循环
5. 在波形查看器中，注意检查时间单位设置是否正确

理解这些细节将帮助开发者更好地利用Verilator进行时序敏感的仿真验证，确保仿真结果与预期一致。