Yosys项目中Verific消息严重性级别的优化调整

在数字电路设计领域，EDA工具的警告信息处理一直是个值得关注的话题。Yosys作为一款开源的硬件描述语言综合工具，在处理Verilog/SystemVerilog代码时，通过Verific前端解析器会产生各种诊断信息。然而，这些信息的默认严重性级别设置并不总是符合实际工程需求。

问题背景

Verific前端产生的警告信息存在两个主要问题：

1. 对常见编码风格过度警告：许多被标记为"WARNING"级别的信息实际上对应的是业界广泛接受的编码实践，这类警告往往会造成信息过载，掩盖真正重要的警告。
2. 关键问题警告级别不足：某些真正可能导致综合问题的场景（如锁存器推断）反而只被标记为警告级别，不够突出。

具体优化方案

降低严重性的警告类型

经过工程实践验证，以下类型的警告应将其默认严重性从WARNING降级为INFO：

1. 表达式截断警告：当表达式位宽大于目标变量位宽时产生的截断警告。这类情况在硬件设计中相当常见，且通常是有意为之。

2. 系统任务忽略警告：如$display等仿真专用系统任务在综合时被忽略的警告。设计者通常都了解这些任务不会被综合。

3. 包内参数声明警告：在SystemVerilog包(package)中声明的参数被建议改为localparam的警告。这是语言规范的一部分，不应作为警告提出。

提升严重性的警告类型

另一方面，以下情况应提升警告级别：

1. 锁存器推断警告：当代码可能导致锁存器推断时，应将警告提升为错误级别。因为锁存器在同步设计中通常是不期望出现的，可能造成严重的时序问题。

工程影响

在实际项目中（如BlackParrot处理器核设计），应用这些调整后，警告数量从176个减少到10个，使得工程师能够更专注于真正需要关注的问题。这种优化显著提高了工具的使用体验和效率。

最佳实践建议

对于Yosys用户，建议：

1. 定期审查工具输出的警告信息，区分哪些是真正需要关注的。

2. 对于已知的安全编码模式，可以通过调整严重性级别来减少干扰。

3. 特别注意锁存器推断等关键问题，考虑将其设置为错误级别以确保设计质量。

通过这种精细化的消息级别管理，可以大幅提升硬件设计流程的效率和可靠性。