XiangShan项目中FS字段为0时mtval寄存器异常问题分析

问题背景

在RISC-V架构中，mstatus寄存器中的FS字段用于控制浮点单元的状态。当FS字段被设置为0时，表示浮点单元处于关闭状态。此时如果尝试执行浮点加载/存储指令（如fld/fsd），处理器应当触发非法指令异常，并将引发异常的指令编码存储在mtval寄存器中。

问题现象

在XiangShan项目中，当FS字段为0时执行fld指令，mtval寄存器中存储的值与参考实现NEMU存在差异：

• XiangShan存储的是扩展后的32位指令编码
• NEMU存储的是原始的16位压缩指令编码

技术分析

这个问题的根源在于XiangShan前端处理压缩指令的方式。RISC-V的C扩展允许使用16位压缩指令格式，而XiangShan在解码阶段会将16位压缩指令扩展为等效的32位指令。当检测到FS字段为0时，XiangShan将扩展后的32位指令存储在mtval中，而非原始指令。

从RISC-V规范角度来看，mtval寄存器应当存储"导致异常的指令、内存访问地址或其它特定异常信息"。对于非法指令异常，规范建议存储实际引发异常的指令编码。因此，存储原始16位指令更为合理。

解决方案

XiangShan团队已经确认这是一个需要修复的问题。正确的做法应该是：

1. 在指令解码阶段保留原始指令编码
2. 当触发非法指令异常时，将原始指令编码（无论是16位还是32位）存入mtval寄存器
3. 确保与参考实现和规范保持一致

影响范围

这个问题主要影响：

• 使用压缩浮点指令的场景
• 浮点单元被禁用时的异常处理
• 调试器和异常处理程序的兼容性

总结

XiangShan项目在处理压缩浮点指令异常时存在与规范不一致的行为，团队已经确认问题并着手修复。这个问题提醒我们在处理器设计中，不仅需要考虑功能实现，还需要关注与架构规范的严格一致性，特别是在异常处理等关键路径上。