Verilator中大型拼接树导致的性能问题分析与优化

Verilator是一款广泛使用的开源硬件仿真工具，但在处理大型位宽信号拼接时可能会遇到性能瓶颈。本文将深入分析这一问题，并提供有效的优化方案。

问题现象

当使用Verilator处理包含大量位宽信号拼接的Verilog代码时，生成的C++代码会出现以下现象：

1. 产生大量临时变量（如__Vtemp_249到__Vtemp_1913）
2. 频繁调用VL_CONCAT_WIW函数（约1665次）
3. 执行大量中间memcpy操作
4. 最终导致程序执行性能显著下降

问题代码示例

以下是一个典型的触发该问题的Verilog代码示例：

module shift_exceed
#(
    parameter CH_NUM = 640,
    parameter CN_W = 22
)(
    input [CH_NUM-1:0] pd_fp_ind,
    input [CH_NUM-1:0] ch_en,
    input [CH_NUM * CN_W-1:0] ch_in,
    output reg [CH_NUM * (CN_W+2) - 1:0] ch_sig_merge
);

genvar i1;
generate
for (i1 = 0; i1 < CH_NUM; i1=i1+1) begin: GEN_SIG_MERGE
    assign ch_sig_merge[i1 * (CN_W+2) +: (CN_W+2) ] = {
            pd_fp_ind[i1],
            ch_en[i1],
            ch_in[i1 * CN_W +: CN_W]
        };
end 
endgenerate

endmodule

问题根源分析

Verilator在处理这类代码时，会将分段赋值转换为一个包含大量拼接操作的大型赋值语句。这种转换本身是合理的，有助于后续优化。但在本例中：

1. 每个循环包含3个拼接操作
2. 总共有CH_NUM*3=1920个拼接操作
3. 最终信号宽度达到15360位
4. Verilator默认会放弃对这种超大位宽信号的优化

优化解决方案

方法一：调整expand-limit参数

最直接的解决方案是使用--expand-limit 100000参数：

verilator --sc --debug --gdbbt --Wno-fatal --expand-limit 100000 shift_exceed.v

这个参数的作用是：

1. 提高Verilator的优化限制阈值
2. 使Verilator能够继续优化超大位宽信号
3. 生成更高效的按字(32位)赋值的代码
4. 实测可获得约100倍的性能提升

方法二：代码结构调整

从设计角度考虑，也可以调整原始Verilog代码结构：

1. 避免生成超大位宽的信号
2. 考虑使用更小的数据块或分时处理
3. 或者使用更细粒度的模块划分

历史版本对比

在Verilator 4.204等较旧版本中：

1. 没有expand-limit限制
2. 对大型拼接的处理方式不同
3. 虽然不会出现当前的性能问题，但可能导致编译时间过长

未来优化方向

Verilator开发团队正在考虑以下改进：

1. 优化V3Expand模块，使其能直接生成按字赋值的代码
2. 减少中间代码膨胀
3. 提高对超大位宽信号的处理效率

结论

对于使用Verilator进行大型硬件设计的开发者，当遇到拼接操作导致的性能问题时，--expand-limit参数是一个有效的解决方案。同时，了解Verilator的内部优化机制有助于编写更高效的Verilog代码。随着Verilator的持续发展，未来版本有望提供更好的大型拼接树处理能力。