Yosys项目中splitcells命令的断言失败问题分析

问题概述

在Yosys硬件描述语言综合工具中，当处理特定结构的Verilog代码时，splitcells命令会出现断言失败错误。该命令原本用于将多位宽的逻辑单元拆分为多个单比特单元，但在处理某些特殊的多位信号连接时会触发内部断言检查失败。

问题重现

通过以下精简后的Verilog代码可以稳定重现该问题：

module top(y, clk, wire2, wire1, wire0);
  output wire [11:0] y;
  input wire clk;
  input wire signed [3:0] wire2;
  input wire [3:0] wire1;
  input wire [2:0] wire0;
  wire [2:0] wire4;
  reg signed [2:0] reg7 = 0;
  reg [3:0] reg6 = 0;
  reg [3:0] reg5 = 0;
  assign y = {wire4, reg7, reg6, reg5, 1'b0};
  assign wire4 = wire0 ^~ $unsigned(wire1);
  always @(posedge clk) reg5 <= $signed(wire4);
  always @(posedge clk) reg6 <= wire2;
  always @(posedge clk) reg7 <= (reg5 ? (~|reg5) : reg5);
endmodule

使用Yosys处理流程如下：

1. 读取Verilog文件
2. 执行预处理命令prep
3. 运行splitcells命令

错误分析

错误发生在splitcells命令处理过程中，具体表现为：

ERROR: Assert `length >= 0' failed in kernel/rtlil.cc:4882

从调用栈分析可知，错误发生在处理异或非门($xnor)单元时。Yosys尝试将一个4位宽的异或非门拆分为两个部分：

• 低2位：对应输出wire4[1:0]
• 高2位：对应输出wire4[3:2]

但在计算信号提取长度时，出现了负值，触发了断言检查失败。

技术背景

splitcells是Yosys中的一个重要优化步骤，它负责：

1. 将多位宽的时序单元(如触发器)拆分为多个单比特单元
2. 将多位宽的组合逻辑拆分为多个单比特逻辑
3. 优化设计中的位宽匹配问题

该命令通过递归遍历设计中的所有单元，分析其输入输出位宽，然后决定如何拆分。在拆分过程中，需要精确计算信号提取的偏移量和长度，而正是这个计算过程出现了错误。

问题根源

经过分析，问题根源在于：

1. 原始设计中存在位宽不匹配的连接
2. wire4被定义为3位宽，但连接到4位宽的异或非门输出
3. 在拆分过程中，Yosys没有正确处理这种部分连接的情况
4. 导致在计算提取长度时出现负值

解决方案建议

针对该问题，建议从以下几个方面进行修复：

1. 在信号提取前增加位宽检查，确保不会出现负长度
2. 完善部分连接的拆分逻辑
3. 对不匹配的位宽连接给出更友好的警告信息
4. 在拆分算法中加入边界条件检查

经验总结

这个案例展示了：

1. 硬件综合工具在处理非标准代码时的脆弱性
2. 断言检查在开发复杂EDA工具中的重要性
3. 位宽处理是Verilog综合中的常见难点
4. 自动化测试(如fuzzing)在发现边界条件问题中的价值

对于Yosys用户，建议在遇到类似问题时：

1. 先使用prep命令进行设计预处理
2. 检查设计中是否存在非常规的位宽连接
3. 考虑使用更规范的编码风格避免触发工具边界条件问题