【亲测免费】 DDR3_Controller 开源项目使用教程

1. 项目的目录结构及介绍

DDR3_Controller/
├── example_demo/
│   ├── ...
│   └── ...
├── formal/
│   ├── ...
│   └── ...
├── rtl/
│   ├── ddr3_top.v
│   ├── ...
│   └── ...
├── testbench/
│   ├── ...
│   └── ...
├── .gitignore
├── LICENSE
├── README.md
└── run_compile.sh

目录结构说明

• example_demo/: 包含示例演示文件，用于展示如何使用DDR3控制器。
• formal/: 包含形式验证相关的文件，用于确保设计的正确性。
• rtl/: 包含RTL（Register Transfer Level）设计文件，其中ddr3_top.v是顶层模块文件。
• testbench/: 包含测试平台文件，用于模拟和验证设计的功能。
• .gitignore: Git忽略文件，指定哪些文件或目录不需要被Git管理。
• LICENSE: 项目的许可证文件，采用GPL-3.0许可证。
• README.md: 项目的说明文件，包含项目的概述、使用方法等信息。
• run_compile.sh: 编译脚本，用于自动化编译过程。

2. 项目的启动文件介绍

启动文件：run_compile.sh

run_compile.sh 是一个编译脚本，用于自动化编译DDR3控制器的设计文件。该脚本通常会调用编译器（如Verilog编译器）来编译RTL文件，并生成可执行文件或仿真模型。

使用方法

1. 打开终端并导航到项目根目录。
2. 运行以下命令来执行编译脚本：

   ./run_compile.sh
   

3. 编译完成后，生成的可执行文件或仿真模型将位于指定目录中。

3. 项目的配置文件介绍

配置文件：rtl/ddr3_top.v

ddr3_top.v 是DDR3控制器的顶层模块文件，包含了设计的主要参数和接口定义。通过编辑该文件中的参数，可以配置DDR3控制器以适应不同的硬件平台和DDR3内存设备。

主要配置参数

• CONTROLLER_CLK_PERIOD: 控制器接口的时钟周期，单位为皮秒（ps）。
• DDR3_CLK_PERIOD: DDR3 RAM设备的时钟周期，单位为皮秒（ps）。
• ROW_BITS: 行地址的宽度。
• COL_BITS: 列地址的宽度。
• BA_BITS: 银行地址的宽度。
• BYTE_LANES: 基于DQ宽度的字节数。
• AUX_WIDTH: 辅助线的宽度，必须大于等于4。
• WB2_ADDR_BITS: 用于调试的第二个Wishbone地址总线的宽度（仅在SECOND_WISHBONE=1时有效）。
• WB2_DATA_BITS: 用于调试的第二个Wishbone数据总线的宽度（仅在SECOND_WISHBONE=1时有效）。
• MICRON_SIM: 如果使用Micron DDR3模型，设置为1以缩短上电序列，否则设置为0。
• ODELAY_SUPPORTED: 如果FPGA支持ODELAYE2原语，设置为1，否则设置为0。
• SECOND_WISHBONE: 如果需要第二个Wishbone接口用于调试，设置为1，否则设置为0。

使用方法

1. 打开rtl/ddr3_top.v文件。
2. 根据目标硬件平台和DDR3内存设备的规格，修改上述参数。
3. 保存文件并重新编译设计。

通过以上步骤，您可以成功配置和使用DDR3_Controller开源项目。