Verilator项目中SystemC信号时序问题的解决方案

问题背景

在Verilator项目中，当开发者尝试将SystemC与Verilog RTL代码协同仿真时，经常会遇到信号时序同步的问题。特别是在使用非阻塞赋值时，期望信号能够延迟一个时钟周期生效，但实际仿真结果却显示信号在同一周期立即生效。这种时序问题会导致仿真结果与预期不符，影响设计的正确性验证。

问题现象分析

在典型的场景中，开发者通过SystemC测试平台向Verilog模块发送信号。例如，在13ns时刻发送一个invalid信号到RTL模块，期望在下一个时钟上升沿（即一个周期后）RTL模块内部的invalid_r寄存器能够捕获该信号。然而实际仿真波形显示，invalid_r寄存器与输入信号invalid在同一时刻发生变化，这与RTL代码中非阻塞赋值的预期行为不符。

根本原因

这种时序问题的根本原因在于SystemC信号设置方式与仿真调度机制的交互。当直接在SystemC测试平台中设置信号值时，如果设置时间点与时钟边沿重合，就会产生竞争条件。SystemC的仿真调度器无法保证信号更新与时钟边沿的严格时序关系，导致信号似乎"立即"生效。

解决方案

要解决这个问题，需要采用SystemC推荐的最佳实践——使用SC_MODULE封装信号生成逻辑。具体实现步骤如下：

1. 创建一个专门的SystemC模块（SC_MODULE）来管理信号生成
2. 在该模块中定义时钟输入和信号输出端口
3. 实现一个敏感的SC_METHOD进程，仅在时钟上升沿触发
4. 在进程内部根据仿真时间设置输出信号值

这种方法的优势在于：

• 严格保证了信号变化只在时钟边沿发生
• 避免了直接设置信号可能带来的时序竞争
• 更符合实际硬件的行为模式

实现示例

以下是修正后的关键代码实现：

SC_MODULE(Core) {
    sc_in<bool> clk;
    sc_out<bool> in_valid;

    SC_CTOR(Core) {
        SC_METHOD(process);
        sensitive << clk.pos();
    }

    void process() {
        if((sc_time_stamp() >= sc_time(13, SC_NS)) {
            in_valid.write(1);
        } else {
            in_valid.write(0);
        }
    }
};

在顶层sc_main函数中，实例化该模块并正确连接信号：

sc_clock clk{"clk", 10, SC_NS, 0.5, 3, SC_NS, true};
sc_signal<bool> in_valid{"in_valid"};

const std::unique_ptr<Vtop> top{new Vtop{"top"}};
const std::unique_ptr<Core> core{new Core{"core"}};

// 连接时钟和信号
top->clk(clk);
core->clk(clk);
top->in_valid(in_valid);
core->in_valid(in_valid);

验证结果

采用这种架构后，仿真波形显示：

• 输入信号invalid在13ns时钟上升沿变为高电平
• 寄存器invalid_r在下一个时钟上升沿（23ns）才捕获该信号值
• 完全符合非阻塞赋值的行为预期

最佳实践建议

1. 信号生成封装：始终将信号生成逻辑封装在SC_MODULE中，避免在测试平台顶层直接操作信号
2. 时钟敏感设计：确保信号变化只在时钟边沿触发，模拟真实硬件行为
3. 时序检查：在关键信号变化点添加时间检查，确保满足建立保持时间要求
4. 波形调试：充分利用Verilator的波形输出功能，验证时序关系

总结

Verilator与SystemC协同仿真时，正确处理信号时序对于保证仿真准确性至关重要。通过采用模块化设计和时钟敏感的信号生成方法，可以有效避免时序竞争问题，确保仿真结果与RTL设计预期一致。这种解决方案不仅适用于简单的控制信号，也可以扩展到复杂的总线协议和接口时序验证场景中。