RISC-V BOOM处理器中Load-Load顺序执行问题的分析与优化

引言

在现代超标量乱序执行处理器设计中，内存访问顺序的正确性保障是至关重要的设计难点。RISC-V BOOM作为一款开源的高性能乱序执行处理器实现，在处理Load-Load顺序执行时存在一个值得关注的设计问题。本文将深入分析该问题的技术细节、产生原因以及可能的优化方案。

问题现象

在BOOM处理器的性能分析过程中，研究人员发现当循环执行Load-Store-Load操作序列且访问相同内存地址时，会出现显著的性能下降问题。具体表现为：

1. 当较老的Load指令(如LDQ_4)已成功从Store Queue(STQ)获得数据转发时，其executed标志位未被正确设置
2. 这导致系统错误地认为该Load指令仍在等待中
3. 处理器持续发送kill_forward信号，取消对较新Load指令(如LDQ_6)的唤醒请求
4. 较新的Load指令需要不断重试唤醒，直到较老的Load指令完成提交并离开LDQ
5. 最终导致40-80个时钟周期的额外延迟，严重影响性能

技术背景

在乱序执行处理器中，Load-Store Queue(LSQ)负责管理内存操作的执行顺序。BOOM处理器采用以下机制确保内存顺序正确性：

1. Load Queue(LDQ)：跟踪所有正在执行的加载操作
2. Store Queue(STQ)：跟踪所有正在执行的存储操作
3. 地址匹配与转发：当Load操作发现STQ中有相同地址的较新Store操作时，可直接从中获取数据
4. 顺序保障：确保Load-Load、Load-Store和Store-Store的顺序符合RISC-V内存模型(RVWMO)要求

问题根源分析

通过深入研究BOOM处理器的源代码，发现问题出现在Load-Load顺序执行逻辑中。关键代码段如下：

when (!(l_executed && (l_succeeded || l_will_succeed))) {
  s1_set_execute(lcam_ldq_idx(w)) := false.B
  when (RegNext(dmem_req_fire(w) && !s0_kills(w)) && !fired_load_agen(w)) {
    io.dmem.s1_kill(w) := true.B
  }
  kill_forward(w) := true.B
  conflict_src(w) := i.U
}

问题具体表现为：

1. 当较老的Load指令通过STQ转发成功获取数据时，其executed标志位未被设置为1
2. 这使得条件判断(l_executed && (l_succeeded || l_will_succeed))无法满足
3. 系统错误地触发kill_forward信号，阻止较新Load指令的执行
4. 实际上，当较老Load已成功获取数据时，顺序要求已经满足，不应再阻止较新Load的执行

性能影响

该问题在特定工作负载下会导致严重的性能下降：

1. 单次循环执行时间增加约26%
2. 未完成指令堆积，填满重命名阶段的空闲列表
3. 整体IPC显著降低
4. 在密集内存访问场景下尤为明显

解决方案探讨

针对这一问题，研究人员提出了几种可能的解决方案：

方案一：修改条件判断逻辑

将原来的(l_executed && (l_succeeded || l_will_succeed))修改为(l_executed || (l_succeeded || l_will_succeed))。这一改动在测试中取得了26%的性能提升，但可能存在以下问题：

1. 在Load miss场景下可能违反内存顺序
2. 需要额外处理外部探测(probe)情况

方案二：仅检查成功标志

完全移除executed标志检查，仅依赖(l_succeeded || l_will_succeed)。这种方案更直接，但需要确保：

1. 所有成功转发的情况都能正确设置succeeded标志
2. 不会引入新的顺序违规

方案三：增强转发条件判断

在原有基础上增加对Store顺序的判断：

(l_executed || l_succeeded) && 
!s1_executing_loads(i) && 
l_observed &&
!(l_forward_std_val && isOlder(lcam_uop.stq_idx, l_forward_stq_idx, stq_head))

这种方案更精细，但实现复杂度较高。

RISC-V内存模型考量

在评估解决方案时，必须考虑RISC-V弱内存顺序模型(RVWMO)的要求：

1. PPO规则：特别是PPO-2关于Load-Load顺序的要求
2. Store介入情况：当两个Load之间有Store时，Load重排序不应导致违反内存模型
3. 探测处理：必须正确处理缓存一致性协议中的探测请求

实现建议

基于上述分析，建议采用以下优化方案：

1. 修改条件判断为(l_succeeded || l_will_succeed)，完全移除executed标志依赖
2. 确保所有转发成功路径都能正确设置succeeded标志
3. 添加额外的断言检查，验证优化不会引入顺序违规
4. 在转发逻辑中增加对Store顺序的判断，避免不必要的kill_forward

结论

RISC-V BOOM处理器中的Load-Load顺序执行问题展示了内存子系统设计中的微妙平衡。在保证正确性的前提下最大化性能需要仔细考量各种边界条件。本文提出的优化方案在保持RVWMO兼容性的同时，能够显著提升特定工作负载下的性能表现。这一案例也为处理器内存子系统设计提供了有价值的参考。