Icarus Verilog中DSP38仿真模型的阻塞赋值问题分析

问题背景

在FPGA设计验证过程中，工程师发现使用Icarus Verilog进行RTL级和综合后网表的协同仿真时出现了结果不一致的情况。具体表现为DSP模块在特定反馈模式下的乘法运算结果与预期不符。

问题现象

当DSP模块的反馈信号为3'b001时，乘法器的输入应该直接采用外部输入信号a_int和b_int。然而在仿真中观察到：

• 预期行为：mult_a = A595B，mult_b = 2AE3F
• 实际行为：mult_a = 00000，mult_b = 3F6D3

这种差异导致乘法运算结果出现错误，RTL仿真结果正确但综合后网表仿真结果错误。

根本原因分析

经过深入分析，发现问题根源在于DSP38仿真模型的Verilog代码实现。具体来说，在描述组合逻辑的always块中混合使用了阻塞赋值(=)和非阻塞赋值(<=)，造成了潜在的竞争条件。

在DSP38.v文件的第165行附近，可以看到如下代码结构：

always @(*) begin
    // 其他反馈模式的赋值使用阻塞赋值
    mult_a = ...;
    mult_b = ...;
    
    // 唯独feedback_int==3'b111时使用非阻塞赋值
    if (feedback_int == 3'b111) begin
        mult_a <= ...;
        mult_b <= ...;
    end
end

这种混合赋值方式违反了Verilog编码的基本准则，特别是在同一个always块中对同一变量混用两种赋值方式，会导致仿真结果不可预测。

技术原理

1. 阻塞赋值与非阻塞赋值的区别：

   • 阻塞赋值(=)：立即执行，赋值语句后面的代码要等到当前赋值完成才能执行
   • 非阻塞赋值(<=)：在当前时间步结束时才更新值，不会阻塞后续代码执行

2. 组合逻辑中的赋值选择：

   • 纯组合逻辑应该统一使用阻塞赋值
   • 时序逻辑应该统一使用非阻塞赋值
   • 混合使用会导致仿真与综合结果不一致

3. 竞争条件产生：

   • 在同一个always块中混用两种赋值方式，仿真器可能无法确定执行顺序
   • 不同仿真器可能产生不同结果，这正是观察到的现象

解决方案

修正DSP38仿真模型的实现方式，统一使用阻塞赋值：

always @(*) begin
    // 所有赋值统一使用阻塞赋值
    if (feedback_int == 3'b000) begin
        mult_a = ...;
        mult_b = ...;
    end
    // 其他条件分支...
    else if (feedback_int == 3'b111) begin
        mult_a = ...;
        mult_b = ...;
    end
end

经验总结

1. Verilog编码规范：

   • 组合逻辑always块中统一使用阻塞赋值
   • 时序逻辑always块中统一使用非阻塞赋值
   • 避免在同一个always块中混用两种赋值方式

2. 仿真验证建议：

   • 对于关键模块，建议使用多种仿真工具交叉验证
   • 特别注意第三方IP核的仿真模型实现质量
   • 建立完善的仿真结果比对机制，及时发现潜在问题

3. FPGA设计验证：

   • RTL与网表仿真不一致时，首先检查仿真模型
   • 关注组合逻辑中的赋值方式选择
   • 建立标准化的验证流程，减少人为错误

这个问题虽然表现为Icarus Verilog仿真结果异常，但根本原因是仿真模型的实现缺陷。通过这个案例，我们可以更深入地理解Verilog仿真机制和编码规范的重要性。