【亲测免费】 高速缓存(Cache)的Verilog代码

项目描述

本工程提供了一个完整的高速缓存(Cache)的Verilog代码实现，包括数据缓存(D_Cache)和指令缓存(I_Cache)的代码以及仿真文件。Cache的详细技术参数包含在各个.v文件的注释中，方便用户理解和使用。

主要特性

• D_Cache:

  • 容量: 16KB
  • 写策略: 写回法 + 写分配（二路组相连）
  • 功能: 主要负责数据的读取和写入操作

• I_Cache:

  • 容量: 16KB
  • 替换策略: LRU（Least Recently Used）
  • 功能: 在CPU需要指令时，将指令从主存中搬进I_Cache，并传送给CPU

工作原理

• I_Cache: 主要负责在CPU需要指令时，将指令从主存中搬进I_Cache，并传送给CPU。
• D_Cache: 除了负责数据的读取外，还需要处理数据的写入问题。

协同工作

本工程可以与arm.v中的ARM核协同工作，主存使用dram_ctrl_sim进行模拟。

使用说明

1. 下载代码: 将本仓库中的所有文件下载到本地。
2. 阅读注释: 在各个.v文件中，详细的技术参数和实现细节都包含在注释中，建议仔细阅读。
3. 仿真测试: 使用提供的仿真文件进行测试，确保Cache的功能正常。
4. 集成到项目: 将本工程集成到你的项目中，与ARM核和主存控制器协同工作。

注意事项

• 请确保在集成到项目前，仔细阅读各个模块的注释，理解其工作原理和参数设置。
• 在仿真测试时，注意观察各个信号的变化，确保Cache的功能符合预期。

贡献

如果你有任何改进建议或发现了bug，欢迎提交issue或pull request。我们非常欢迎社区的贡献！

许可证

本项目采用MIT许可证，详情请参阅LICENSE文件。