Icarus Verilog中阻塞赋值与非阻塞赋值的时序问题分析

引言

在使用Icarus Verilog 12.0版本进行硬件仿真时，开发者可能会遇到预综合仿真与后综合仿真结果不一致的情况。本文通过一个典型的案例，深入分析Verilog中阻塞赋值与非阻塞赋值的区别及其对时序逻辑的影响。

问题现象

在中断控制器的实现中，开发者发现activereg信号的行为异常：当输入信号in和使能信号enablereg同时为高时，activereg会立即响应，而不是等待下一个时钟上升沿。这种预综合仿真行为与预期的硬件行为不符。

根本原因分析

问题的根源在于Verilog代码中使用了阻塞赋值(=)来实现时序逻辑。阻塞赋值在同一个always块中是立即执行的，这会导致仿真结果与实际的硬件行为出现差异。

在示例代码中：

always @(posedge clk)
begin
    if (reset)
    begin
        enablereg = 0;  // 阻塞赋值
        activereg = 0;  // 阻塞赋值
    end
    else
    begin
        if (enable_in_write)
            enablereg = enable_in;  // 阻塞赋值
        if (active_in_write)
            activereg = active_in;  // 阻塞赋值
        activereg |= in & enablereg;  // 阻塞赋值
    end
end

阻塞赋值与非阻塞赋值的区别

1. 阻塞赋值(=)：

   • 立即执行，赋值语句完成后才执行下一条语句
   • 在同一个always块中，赋值顺序会影响结果
   • 不适合描述时序逻辑，会导致仿真与综合结果不一致

2. 非阻塞赋值(<=)：

   • 赋值操作被调度到当前时间步结束时执行
   • 所有赋值并行执行，顺序不影响结果
   • 适合描述时序逻辑，能准确模拟硬件行为

解决方案

将阻塞赋值改为非阻塞赋值：

always @(posedge clk)
begin
    if (reset)
    begin
        enablereg <= 0;  // 非阻塞赋值
        activereg <= 0;  // 非阻塞赋值
    end
    else
    begin
        if (enable_in_write)
            enablereg <= enable_in;  // 非阻塞赋值
        if (active_in_write)
            activereg <= active_in;  // 非阻塞赋值
        activereg <= activereg | (in & enablereg);  // 非阻塞赋值
    end
end

设计建议

1. 时序逻辑always块中统一使用非阻塞赋值
2. 组合逻辑always块中统一使用阻塞赋值
3. 避免在同一个always块中混用两种赋值方式
4. 对于需要立即生效的组合逻辑输出，使用连续赋值(assign)或组合逻辑always块

结论

在Icarus Verilog中正确使用非阻塞赋值对于保证时序逻辑的正确性至关重要。通过遵循这一编码规范，可以确保预综合仿真结果与实际硬件行为一致，避免潜在的时序问题。开发者应当充分理解两种赋值方式的差异，并在设计初期就建立正确的编码习惯。