【亲测免费】 数字下变频器（DDC）的FPGA实现

项目描述

本项目提供了一个数字下变频器（Digital Down Converter, DDC）的FPGA实现，使用Vivado 2018.3版本进行开发。项目包含了MATLAB代码和FPGA代码，详细展示了如何通过FPGA实现数字下变频器的功能。

实现步骤

1. MATLAB信号生成：

   • 使用MATLAB生成一个频率为6MHz的正弦信号。
   • 采样率为200MHz，采样点数为2048。
   • 将生成的正弦信号写入到coe文件中。

2. FPGA实现：

   • 将coe文件放入到一个ROM IP核中，并循环读取ROM核中的数据。
   • 使用DDS IP核生成一个频率为5MHz的正弦信号。
   • 将6MHz的正弦信号和5MHz的正弦信号进行混频，得到1MHz正弦信号和11MHz正弦信号的叠加。

3. CIC滤波器：

   • 将混频后的信号经过CIC滤波器降低信号采样率。
   • CIC滤波器输入信号采样率为200MHz，抽取因子为4，因此CIC滤波器截止频率为25MHz。
   • 经过CIC滤波器后，信号仍为1MHz正弦信号和11MHz正弦信号的叠加。

4. FIR低通滤波器：

   • 将CIC滤波器输出信号经过FIR低通滤波器，滤除11MHz正弦信号，保留1MHz正弦信号。

注意事项

• 本项目使用Vivado 2018.3版本进行开发，建议使用相同或更高版本的Vivado进行仿真和实现。
• MATLAB代码和FPGA代码均已提供，用户可以根据需要进行修改和优化。
• 项目中涉及的IP核配置和参数设置请参考Vivado文档进行调整。

参考资料

• Vivado 2018.3 Documentation
• MATLAB Documentation

贡献

欢迎大家提出问题和建议，或者提交Pull Request进行代码改进。

许可证

本项目采用MIT许可证，详情请参阅LICENSE文件。