LiteX项目中LiteEth模块的时序约束问题分析与解决

在基于LiteX框架开发多核NaxRiscv SoC系统的过程中，开发者在Nexys Video开发板上遇到了以太网接收功能失效的问题。经过深入分析，发现这是由于LiteEth模块的时钟约束定义不当导致的时序问题。

问题现象

当系统运行在75MHz主频时，以太网接收功能出现异常，表现为ethmac_rx_datapath_crc_errors寄存器持续计数增加，而发送功能则工作正常。这个问题在VexRiscv和NaxRiscv两种CPU架构下都能复现。

根本原因分析

通过检查生成的XDC约束文件，发现存在两个相互冲突的时钟定义：

1. 对物理端口eth_clocks_rx定义的时钟
2. 对内部网络eth_rx_clk重新定义的时钟

这种双重定义导致Vivado时序分析工具无法正确处理时钟路径，从而掩盖了实际的时序问题。

具体时序分析显示：

• 输入时钟eth_clocks_rx经过IBUF和BUFG后产生eth_rx_clk，总延迟约6ns
• 接收数据eth_rx_data经过IBUF和IDELAYE2后延迟约4.7ns
• 根据RTL8211E-VL PHY芯片的时序要求，RX时钟与数据应对齐(RXDLY=0)，理想采样点应在时钟上升沿后3.5ns左右

实际时序关系表明，由于时钟路径延迟过大，采样发生在错误的时间点(仅0.2ns后)，导致CRC校验失败。

解决方案

该问题最终被确认为LiteEth模块中的一个回归问题。在2023.12版本中，以太网功能工作正常，但在后续更新中引入了CRC相关的修改导致了这一时序问题。

开发团队随后提交了修复补丁，解决了CRC计算相关的时序约束问题。应用该修复后，系统在75MHz主频下能够稳定运行，以太网收发功能均恢复正常。

经验总结

1. 在复杂SoC设计中，时钟约束的定义需要特别谨慎，避免多重定义
2. PHY芯片的时序参数必须严格遵循，特别是时钟-数据的对齐关系
3. 回归测试对于保持IP核稳定性至关重要
4. 时序分析报告是诊断此类问题的有力工具

这个问题也提醒我们，在升级IP核版本时需要充分测试关键功能，特别是当涉及底层时序相关的修改时。