【亲测免费】 FPGA/Verilog四人抢答器

项目描述

本项目设计了一个用于竞赛抢答的四人抢答器，具体功能如下：

1. 多路抢答：支持4个抢答台同时进行抢答。
2. 倒计时功能：抢答开始后，系统会进行20秒倒计时。如果在20秒内无人抢答，系统将显示超时并发出报警信号。
3. 犯规检测：系统能够检测并显示超前抢答的台号，并发出犯规警报。
4. 抢答封锁：当有一路抢答按键按下后，系统会封锁其他各路的抢答信号，同时铃声响起，直至该路按键松开，显示该路抢答台号。

系统功能

1. 复位功能：系统复位后进入抢答状态。
2. 抢答封锁：当有一路抢答按键按下后，系统会封锁其他各路的抢答信号，同时铃声响起，直至该路按键松开，显示该路抢答台号。
3. 倒计时显示：抢答开始后，系统会进行20秒倒计时，并在倒计时结束后显示超时。
4. 犯规检测：系统能够检测并显示超前抢答的台号，并发出犯规警报。

设计方法

本项目使用Verilog HDL语言进行设计，并采用层次化设计方法来实现上述功能。通过模块化的设计，使得系统结构清晰，易于维护和扩展。

使用说明

1. 复位操作：系统上电后，首先进行复位操作，确保系统进入初始状态。
2. 抢答操作：在抢答开始后，按下任意一个抢答台的按键即可进行抢答。
3. 犯规检测：如果有人在倒计时开始前抢答，系统会显示该台号并发出犯规警报。
4. 倒计时结束：如果倒计时结束时无人抢答，系统会显示超时并发出报警信号。

注意事项

1. 请确保系统在复位状态下进行抢答操作。
2. 在抢答过程中，请勿在倒计时结束前进行抢答，否则系统会判定为犯规。
3. 系统设计为4人抢答，请勿超过此人数进行抢答操作。

贡献

欢迎对本项目进行改进和优化，如果您有任何建议或发现问题，请提交Issue或Pull Request。

许可证

本项目采用MIT许可证，详情请参阅LICENSE文件。