NEORV32处理器外部存储器指令读取问题分析与解决

问题背景

在使用NEORV32 RISC-V软核处理器时，开发者发现当处理器从外部SRAM存储器执行代码时，出现了异常的8位指令读取现象。NEORV32是一款开源的RISC-V兼容处理器IP核，支持多种外设接口和存储器配置。

问题现象

在Artix 7 FPGA平台上，当处理器尝试从外部SRAM(地址范围0x90000000-0x900FFFFF)执行代码时，观察到了以下异常行为：

1. 指令获取过程中，Wishbone总线的wb_sel信号错误地指示了8位访问(sel=8)
2. 这导致处理器无法正确获取完整的指令字
3. 最终触发mcause=2类型的异常(非法指令异常)

通过Vivado逻辑分析仪捕获的总线时序显示，在指令获取周期中，wb_sel信号在wb_stb有效期间发生了不应有的变化。

技术分析

Wishbone总线规范要求

根据Wishbone总线规范，在读取周期中：

• 主设备应在地址有效的同时提供正确的sel信号
• sel信号应在整个传输周期保持稳定
• 从设备只应在sel指示的数据线上提供有效数据

NEORV32实现问题

原始实现中存在两个关键问题：

1. 处理器前端对指令获取的ben(等效于Wishbone的stb)信号处理不当
2. 内部总线系统未能正确传递指令获取的位宽信息

这些问题导致在外部存储器执行代码时，处理器无法正确获取32位指令字，特别是对于可能16位对齐的RV32C压缩指令。

解决方案

开发团队通过以下修改解决了问题：

1. 修正了处理器前端对ben信号的处理逻辑
2. 确保处理器始终请求完整的32位指令字
3. 改进了内部总线系统对位宽信息的传递

这些修改确保了：

• 指令获取始终使用正确的位宽
• sel信号在整个传输周期保持稳定
• 兼容RV32C压缩指令的获取需求

验证结果

修复后验证表明：

1. 指令获取现在使用正确的32位访问模式
2. 处理器能够完整执行位于外部SRAM中的代码
3. 包括启动代码、RTE初始化和用户应用程序都能正常运行
4. 解决了之前观察到的非法指令异常问题

经验总结

这一问题的解决过程提供了几个有价值的经验：

1. 严格遵循总线规范的重要性
2. 指令获取位宽处理对RISC-V压缩扩展的支持至关重要
3. 硬件调试工具(如逻辑分析仪)在诊断此类问题中的关键作用
4. 开源协作模式在解决复杂硬件问题中的优势

该修复已合并到NEORV32主分支，确保了处理器在外部存储器执行代码的可靠性和正确性。