RISC-V ISA手册：LR/SC指令序列中内存访问对SC成功条件的影响分析

在RISC-V架构的原子操作实现中，Load-Reserved（LR）和Store-Conditional（SC）指令对构成了实现无锁同步原语的基础机制。本文深入探讨当同一硬件线程（hart）在LR和SC之间插入其他原子内存操作（AMO）或普通存储操作时，对SC指令执行结果的影响机制。

LR/SC指令对的基本原理

LR指令会标记一个内存地址为"保留"状态，并返回该地址的当前值。后续的SC指令会尝试向同一地址写入新值，但仅在满足以下条件时才会成功：

1. 目标地址自LR执行后未被其他硬件线程修改
2. 当前硬件线程仍保持对该地址的"保留"状态

SC执行后会返回操作状态：0表示成功，非0表示失败。

同一hart中间操作的影响

当同一硬件线程在LR和SC之间执行其他内存操作时，RISC-V规范对此有如下明确规定：

1. 允许性规则：架构允许（但不强制要求）SC在这种情况下成功执行。这意味着实现可以（但不必）保持保留状态。

2. 实现自由度：具体实现可以选择以下任一策略：

   • 保守策略：任何中间内存操作都会使保留状态失效，导致后续SC必然失败
   • 宽松策略：仅当中间操作修改了保留地址时才使SC失败
   • 混合策略：根据操作类型区别对待（如普通加载不影响，但存储操作会使保留失效）

3. 地址相关性：即使中间操作访问的是LR相同的地址，规范也不保证SC一定会成功。这与跨硬件线程的修改有本质区别。

微架构实现考量

在实际处理器设计中，这种灵活性允许不同实现根据其微架构特点进行优化：

• 简单实现可能采用保守策略，简化保留跟踪逻辑
• 高性能实现可能采用细粒度的保留状态管理，减少不必要的SC失败
• 某些实现可能根据内存类型（如缓存行状态）动态决定是否保持保留

编程实践建议

基于规范的不确定性，开发者应当注意：

1. 避免在LR和SC之间插入不必要的内存操作
2. 不要依赖中间操作与SC成功与否的任何隐含关系
3. 循环重试机制应始终处理SC失败的情况
4. 关键代码路径应考虑最保守的实现假设

与其他架构的对比

与某些严格保证中间操作会使SC失败的架构不同，RISC-V的这种灵活性：

• 为实现者提供了优化空间
• 要求开发者编写更健壮的代码
• 保持了不同实现间的行为一致性下限（SC可能失败）

理解这一特性对于编写可移植且高效的RISC-V原子操作代码至关重要。