Yosys中同步读存储器被识别为异步的问题解析

问题背景

在使用Yosys进行Verilog综合时，设计者遇到了一个关于存储器识别的特殊问题：明明设计中使用的是同步读存储器（synchronous-read memory），但Yosys却将其识别为异步存储器（asynchronous memory）。这种情况发生在使用memory_libmap进行存储器映射时。

问题现象分析

设计者提供了一个典型的双端口存储器设计示例：

• 一个写端口，使用时钟clk
• 一个读端口，使用不同的时钟clk2
• 读端口采用同步读取方式（在时钟上升沿采样）

当使用memory_libmap进行存储器映射时，Yosys错误地选择了异步存储器模型__RAM_ASYNC_，而不是期望的同步存储器模型_RAM_SYNC。

根本原因

经过深入分析，发现这个问题源于Yosys处理流程中的一个关键点：在直接使用memory_libmap前，缺少必要的预处理步骤。Yosys需要先运行一系列优化和转换pass，才能正确识别存储器的同步特性。

解决方案

正确的处理流程应该包含以下关键步骤：

1. 首先运行proc pass处理过程块
2. 然后执行一系列优化pass：
   • opt_expr：表达式优化
   • opt_dff：D触发器优化
   • opt_clean：清理无用信号
3. 最后运行memory -nomap进行存储器识别

完整的Yosys命令序列应为：

read_verilog main.v
hierarchy -check -top main
proc
opt_expr
opt_dff
opt_clean
memory -nomap
debug memory_libmap -lib mem_map.txt

技术细节深入

为什么需要这些额外的pass？这是因为：

1. opt_dff pass会将读使能信号(read_enable)折叠到触发器中
2. memory_dff pass（由memory -nomap内部调用）会将触发器进一步折叠到读端口中
3. 只有完成这些转换后，Yosys才能正确识别出这是一个同步读端口

相关注意事项

1. 不同时钟域问题：当读写端口使用不同时钟时，Yosys会特别检查这种情况，因为它在功能上与单一时钟的同步存储器有所不同。

2. 寄存器地址模式：如果设计采用先寄存地址再异步读取的方式，这与真正的同步存储器在时序行为上存在差异，特别是在读写时钟不同时。

3. 验证检查：使用check命令时可能会看到一些关于未驱动线的警告，这实际上是memory_libmap的一个已知问题，需要单独处理。

最佳实践建议

1. 对于同步存储器设计，建议直接使用标准的同步模式，避免使用寄存器地址+异步读取的变通方式。

2. 在Yosys流程中，memory_libmap前务必运行完整的预处理pass序列。

3. 对于复杂的存储器配置，建议先使用memory_collect和memory_dff等pass进行调试，确保存储器被正确识别后再进行映射。

通过遵循这些指导原则，设计者可以确保Yosys正确识别和映射各种类型的存储器，获得预期的综合结果。